[发明专利]一种模乘法器

说明书

技术领域

本发明属于计算机和集成电路领域，尤其涉及一种高速乘法器的设计。

背景技术

在介绍乘法器之前，先对余数系统(RNS，Residue Number Systems)做一说明。余数系统RNS是一种通过一组两两互质余数基的余数来描述数字的数值表征系统。由{m₁,m₂,…,m_L}组成的L个余数基，整数X，0≤X<M，其中M=m₁×m₂×…×m_L，在RNS系统中有唯一的表示方式为X={x₁,x₂,…,x_L}，其中表示X对于模m_i的余数。在余数系统中两个操作数进行操作，操作符为Θ，可以定义为：

{z₁,z₂,…,z_L}={x₁,x₂,…,x_L}Θ{y₁,y₂,…,y_L}，其中这里Θ可以是模加法，模减法或模乘法。在余数系统中这些算术运算都是并行执行的，而且处理的都是很小的余数而不是一个很大的数。

对于余数基的选择，{2ⁿ,2ⁿ-1,2ⁿ+1,2ⁿ-3,2ⁿ+3}是非常重要的运算通道，得到了广泛的应用，因为当考虑area×time²时，它们提供了最有效的电路，并且在余数系统与二进制的互转过程中也是最有效的，由此可见，对于模(2ⁿ+3)乘法器的研究是非常有意义的。

现有的模(2ⁿ+3)乘法器，一般还是采用传统的Booth编码＋Wallace（包含修正电路）＋模加法器（包含修正电路）的结构，这种模(2ⁿ+3)乘法器由于使用了多次修正，尤其是Wallace中多次的修正。具体为：现有的模(2ⁿ+3)乘法器采用Booth编码结构，会产生个部分积，而个部分积需要进行取模(2ⁿ+3)的修正处理，从而使得的部分积的数量进一步增加，在Wallace和模(2ⁿ+3)加法器中同样存在多次的对模(2ⁿ+3)的处理。因而现有的面向模(2ⁿ+3)乘法器耗费资源非常多，相应的也造成了运算速度非常低。

发明内容

本发明的目的是为了解决现有的面向模(2ⁿ+3)乘法器耗费资源，速度较低的问题，提出了一种模乘法器。

本发明的技术方案是：一种模(2ⁿ+3)乘法器，包括：n+1位二进制乘法器，n位反相器阵列，n位CSA（Carry Save Adder，进位存储加法器）压缩器阵列，第一n位二进制加法器，1位全加器，5位加法器，第一1位反相器，第二1位反相器，第三1位反相器，第二n位二进制加法器和第三n位二进制加法器；

设A和B为所述模(2ⁿ+3)乘法器的输入，共有n+1位，分别为[n:0]，Y为所述模(2ⁿ+3)乘法器的输出，共有n+1位，为[n:0]，其中，A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，具体连接关系如下：

所述n+1位二进制乘法器的两个输入端分别用于输入所述模(2ⁿ+3)乘法器的两个输入A和B，所述n+1位二进制乘法器的输出为P，其中，P共有2n+2位，为[2n+1:0]；

所述n位反相器阵列的输入端用于输入所述n+1位二进制乘法器的输出P的对应位数据P[2n-1:n]，所述n位反相器阵列的输出为

所述n位CSA压缩器阵列的三个输入端用于输入所述n+1位二进制乘法器的输出P的对应位数据P[n-1:0]和P[2n-1]，以及所述n位反相器阵列的输出所述n位CSA压缩器阵列的两个输出端分别为：当前位输出L[n-1:0]，进位输出H[n-1:0]；所述n位CSA压缩器阵列执行的运算为：

其中#为连接符；

所述第一1位反相器的输入端用于输入CSA压缩器阵列进位输出的对应位H[n-1]，所述第一1位反相器的输出为