[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种形成金属栅极结构的方法。

背景技术

在下一代集成电路的制造工艺中，对于互补金属氧化物半导体（CMOS）的栅极的制作，通常采用高k-金属栅工艺。对于具有较高工艺节点的晶体管结构而言，所述高k-金属栅工艺通常为后栅极(gate-last)工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的界面层、高k介电层、覆盖层和牺牲栅电极层构成；然后，在所述伪栅极结构的两侧形成栅极间隙壁结构，之后去除所述伪栅极结构的牺牲栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层（workfunction metal layer）、阻挡层（barrier layer）和浸润层（wetting layer）；最后进行金属栅（通常为铝）的填充。

上述工艺过程导致较严重的栅极高度的下降，在后续形成共享接触孔时，将会造成衬底硅材料的损失，影响CMOS的性能。造成所述栅极高度下降的原因有二：第一，形成所述伪栅极结构以及两侧的栅极间隙壁结构之后，在所述半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，接着实施一研磨过程，以露出所述伪栅极结构的顶部，此研磨过程也会去除部分所述伪栅极结构，由此造成栅极高度的下降；第二，由于CMOS的PMOS部分和NMOS部分的金属栅极结构需要具有不同的功函数，因此，二者的金属栅极结构是分别形成的，在去除所述伪栅极结构后形成的沟槽内依次形成功函数金属层、阻挡层、浸润层和金属栅的过程中需要执行两次或者多次的研磨过程，这些研磨过程也会造成栅极高度的下降。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有伪栅极结构；在所述半导体衬底上依次形成接触孔蚀刻停止层和旋涂介电层，以覆盖所述伪栅极结构；回蚀刻所述旋涂介电层，直至完全露出位于所述伪栅极结构顶部的接触孔蚀刻停止层；执行一后蚀刻处理过程，在所述旋涂介电层的表面形成一氧化层；去除位于所述伪栅极结构顶部的接触孔蚀刻停止层；同时蚀刻所述NMOS区和所述PMOS区的伪栅极结构中的牺牲栅电极层以形成栅沟槽；在所述半导体衬底上形成含硅底部抗反射涂层，以完全填充所述栅沟槽；去除位于所述PMOS区的含硅底部抗反射涂层，在所述PMOS区形成第一金属栅极结构；去除位于所述NMOS区的含硅底部抗反射涂层，在所述NMOS区形成第二金属栅极结构。

进一步，采用化学气相沉积工艺形成所述蚀刻停止层。

进一步，采用旋涂工艺形成所述旋涂介电层。

进一步，所述蚀刻停止层的材料为氮化硅。

进一步，所述旋涂介电层的材料包括具有低介电常数的材料。

进一步，所述旋涂介电层的材料为DUO。

进一步，所述后蚀刻处理的工艺条件为：源气体CF₄的流量为10-200sccm，CHF₃的流量为10-200sccm，C₄F₆的流量为10-100sccm，O₂的流量为10-200sccm，压力为5-200mTorr，功率为100-1000W，处理时间为10sec-10min。

进一步，采用干法蚀刻工艺去除位于所述伪栅极结构顶部的接触孔蚀刻停止层。

进一步，所述蚀刻为过蚀刻。

进一步，采用旋涂工艺形成所述含硅底部抗反射涂层

进一步，采用干法蚀刻工艺去除位于所述PMOS区的含硅底部抗反射涂层。

进一步，采用湿法蚀刻工艺去除位于所述NMOS区的含硅底部抗反射涂层。

进一步，所述湿法蚀刻的蚀刻剂为稀释的氢氟酸。

进一步，所述第一金属栅极结构和所述第二金属栅极结构均包括自下而上堆叠而成的功函数金属层、阻挡层、浸润层和金属栅极材料层。

进一步，所述第二金属栅极结构中的功函数金属层的功函数不同于所述第一金属栅极结构中的功函数金属层的功函数。

进一步，所述第二金属栅极结构形成之后，所述旋涂介电层加以保留或者通过湿法蚀刻工艺加以去除。

进一步，所述伪栅极结构包括自下而上依次层叠的界面层、高k介电层、覆盖层和牺牲栅电极层。

根据本发明，可以最大程度地减小金属栅极结构的形成过程所引起的栅极高度的降低。

附图说明