[发明专利]自对准三重图形化方法

说明书

技术领域

本发明属于半导体制造领域中的图形化方法，特别是涉及一种自对准三重图形化（selfaligned triple patterning，简称SATP）方法。

背景技术

半导体制造领域中常用的图形化方法为光刻（photolithography），它使用光敏光刻胶材料和可控制的曝光在半导体衬底表面形成三维图形，如图1所示，一种常见的图形是由金属、半导体材料或绝缘材料构成的线条1（line），相邻两个线条1具有间距（pitch），所述间距等于线条1的宽度（linewidth）与相邻两个线条1之间的空隙（spacing）宽度之和，相邻两个线条1的间距大小可用来作为判断光刻能力的标准。由于诸多因素的限制，利用光刻工艺所形成的图形具有最小间距（minimum pitch），光刻工艺的最小间距会限制图形尺寸的进一步减小，也限制了集成电路向尺寸更小、密度更高的方向发展。

自对准双重图形化（selfaligned double patterning，简称SADP）是一种近年来受到亲睐的图形化方法，该方法可以增加在半导体衬底上形成图形的密度、进一步缩小相邻两个图形的间距，从而可以消除光刻工艺给半导体制造领域带来的限制。下面结合图2至图6来对自对准双重图形化方法作简单介绍，更详细的自对准双重图形化方法可参照于2010年6月3日公开、公开号为US20100136784A1的美国专利：

如图2所示，提供半导体衬底2，在半导体衬底2上形成介电层3及位于介电层3上的牺牲层，利用光刻工艺对所述牺牲层进行图形化处理，以形成多个（两个或以上）平行且间隔分布的图形4。

如图3所示，在介电层3及图形4上形成硬掩模层5，图形4被硬掩模层5覆盖住。

如图4所示，对图3中的硬掩模层5进行回刻，以在每个图形4的两个侧壁均形成侧墙5a。

如图5所示，去除图4中的图形4，在图形4所在的位置形成沟槽（未标识），介电层3上仅剩下侧墙5a，比较图2、图5可知，侧墙5a的密度是图形4的密度的两倍。

如图6所示，以侧墙5a为掩模对图5中的介电层3进行刻蚀，以形成介电图形3a，介电图形3a为半导体衬底2上最终希望得到的图形，比较图2、图6可知，介电图形3a的密度是图形4的密度的两倍。

由上述可知，利用自对准双重图形化方法所形成的介电图形3a密度是光刻工艺所形成图形4密度的两倍，相邻两个介电图形3a的间距是相邻两个图形4的间距的二分之一。换言之，自对准双重图形化方法可以增加半导体衬底上形成图形的密度、减小半导体衬底上相邻两个图形的间距，进而可以缩小图形的特征尺寸（CD）。

但是，利用自对准双重图形化方法只能将半导体衬底上形成图形的密度增大一倍、将半导体衬底上相邻两个图形的间距减小一半，无法进一步增加半导体衬底上形成图形的密度、减小半导体衬底上相邻两个图形的间距，因而不能进一步缩小图形的特征尺寸。

发明内容

本发明的目的是提供一种自对准三重图形化方法，以进一步增加半导体衬底上形成图形的密度、减小半导体衬底上相邻两个图形的间距，进而进一步缩小图形的特征尺寸。

具体的，所述自对准三重图形化方法包括：

提供半导体衬底，所述半导体衬底上形成有第一硬掩模层；

在所述第一硬掩模层上形成第一牺牲层，对所述第一牺牲层进行图形化处理，以形成多个间隔分布的第一图形，在所述第一图形的两个侧壁形成侧墙；

在所述第一硬掩模层、第一图形及侧墙上形成第二牺牲层，对所述第二牺牲层进行平坦化处理直至露出所述第一图形；

去除所述第一图形，在所述第一图形所在位置形成第一沟槽，在所述第一沟槽的底壁及侧壁上形成第二硬掩模层，且所述第二硬掩模层的表面形成有第二沟槽，所述第二沟槽内填充有第三硬掩模层；

去除所述第二牺牲层及填充在所述第一沟槽内并未被所述第三硬掩模层覆盖的第二硬掩模层，第三硬掩模层及剩余的第二硬掩模层堆叠成第二图形；

以所述第二图形及侧墙为掩模对所述第一硬掩模层进行刻蚀，第三硬掩模层、剩余的第二硬掩模层及剩余的第一硬掩模层堆叠成第三图形，侧墙及剩余的第一硬掩模层堆叠成第四图形。

可选地，覆盖在所述第一沟槽侧壁上的第二硬掩模层的宽度与填充在所述第二沟槽内的第三硬掩模层的宽度相等。

可选地，在所述第一沟槽的底壁及侧壁上形成第二硬掩模层，且所述第二硬掩模层的表面形成有第二沟槽，所述第二沟槽内填充有第三硬掩模层的步骤包括：