[发明专利]半导体装置

说明书

本分案申请是基于申请号为200910225931.0，申请日为2009年11月23日，发明名称为“半导体装置制造方法和半导体装置”的中国专利申请的分案申请。

技术领域

本发明涉及半导体装置制造方法和半导体装置。

背景技术

近年来，电子设备的小型化和性能改善产生了对尺寸更小并且封装密度更高的半导体装置的需求。三维封装是使半导体装置具有较小的尺寸和较高的封装密度的有效措施。作为构成三维封装的核心的技术中的一种，关于连接半导体基板的前表面和后表面的电极的贯通电极技术的重要性日益增加。

通过利用贯通电极技术提高半导体装置的封装密度已被实践。在这些实践中，在半导体基板的后表面上形成布线以使其在半导体基板的后表面上与外部端子连接，在顶部彼此层叠以这种方式制备的多个半导体基板，并且，将各半导体基板的前表面和后表面电连接。

在包括用于半导体存储器、CMOS传感器、AF传感器和其它类似的应用中的半导体芯片、层叠多个半导体芯片的半导体封装和用于喷墨头的连接器的各种领域中，对于具有贯通电极的半导体装置的需求日益增加。

制造贯通电极的常规方式如下。首先，制备上面形成了电极焊盘的半导体基板。然后，在半导体基板的后表面上形成掩模图案以蚀刻半导体基板，使得形成贯穿半导体基板的通孔。通孔从与电极焊盘的位置对应的后表面上的点到达前表面，从而露出电极焊盘。然后在包含通孔的内部的半导体基板的后表面上形成绝缘膜。然后，通孔的底部的绝缘膜被蚀刻以露出电极焊盘，然后，形成导电层。由此制造贯通电极。

但是，通过该制造方法，当蚀刻通孔底部的绝缘膜（底部蚀刻）的步骤使用例如反应离子蚀刻时，在半导体基板中的通孔的开口部分和底部的角部的绝缘膜中出现电场集中。电场集中使得角部的反应离子的密度比其它部分高。结果，开口部分和底部的角部的绝缘膜被加速蚀刻，并且会以非常薄或完全被蚀刻掉的状态告终。除了角部的绝缘膜以外，上述的底部蚀刻趋于比必要的量多地去除通孔的内壁上的绝缘膜。结果，有时在底部蚀刻之后于通孔中形成的贯通电极和半导体基板之间出现绝缘不良（failure）。

在美国专利No.7094701中提出了对于这一点的解决方案。

美国专利No.7094701公开了两种方法。在一种方法中，如图7所示，在绝缘膜10上形成增强绝缘膜16，使得在通孔开口部分处产生悬突（overhang）部分18，然后，执行底部蚀刻以去除通孔底部的绝缘膜10并露出电极焊盘22。在另一种方法中，如图8所示，在通孔开口部分处从硬掩模17产生檐体（eave），并且，以檐体作为掩模执行底部蚀刻以去除通孔底部的绝缘膜10并露出电极焊盘22。

通过使用增强绝缘膜的方法，上述的底部蚀刻步骤可露出电极焊盘22，但在通孔开口部分处留下增强绝缘膜的突起（protrusion）。

并且，使用硬掩模檐体的方法类似地具有突起在底部蚀刻之后残留的问题。

在底部蚀刻之后，增强绝缘膜方法和硬掩模檐体方法中的突起在通孔内壁上的绝缘膜中产生表面不规则性，并且，通孔内壁上的表面不规则性呈现留下没有阻挡层和籽层的一些斑点（spot）的障碍物（obstacle）。

作为结果的半导体装置的生产率和可靠性的降低是还没有被解决的问题。

发明内容

鉴于以上的情况作出本发明，并且，本发明的目的是，提供具有贯穿电极的半导体装置和以高的生产率制造具有贯穿电极的半导体装置的方法，其中，通过在贯穿电极形成步骤中的底部蚀刻中形成没有表面不规则性的绝缘膜，构建高度可靠的贯穿电极结构。

为了达到上述的目的，本发明提供一种具有在半导体基板的前表面上形成的电极焊盘和半导体器件的半导体装置的制造方法，该制造方法包括：形成贯穿半导体基板的通孔并由此在通孔的底部露出电极焊盘，该通孔在与半导体基板的前表面相反的半导体基板的后表面上、在与在半导体基板的前表面上形成的电极焊盘的位置对应的点上具有开口部分；在通孔的底部上和通孔的内壁上形成绝缘膜；至少在通孔的开口部分中的绝缘膜表面上形成粘接稳固层；在粘接稳固层的表面上形成抗蚀剂层；以抗蚀剂层作为掩模蚀刻通孔的底部的绝缘膜，以由此在通孔的底部露出电极焊盘；去除抗蚀剂层以露出粘接稳固层；和在通孔的底部上以及通孔的内壁上形成导电层，并使导电层与电极焊盘接触。