[发明专利]半导体器件制造方法有效
申请号: | 201210435410.X | 申请日: | 2012-11-03 |
公开(公告)号: | CN103794562B | 公开(公告)日: | 2018-02-13 |
发明(设计)人: | 秦长亮;尹海洲;殷华湘 | 申请(专利权)人: | 中国科学院微电子研究所 |
主分类号: | H01L21/8238 | 分类号: | H01L21/8238 |
代理公司: | 北京蓝智辉煌知识产权代理事务所(普通合伙)11345 | 代理人: | 陈红 |
地址: | 100029 *** | 国省代码: | 北京;11 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | 半导体器件 制造 方法 | ||
1.一种半导体器件制造方法,其特征在于包括如下步骤:
提供半导体衬底,在该半导体衬底上形成STI结构,并进行阱区注入,形成NMOS区域和PMOS区域;
形成NMOS晶体管和PMOS晶体管,所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层,其中所述虚设栅极的上表面距离所述半导体衬底的表面的高度为h0;
在所述NMOS晶体管之上沉积张应力层,所述张应力层的厚度为h1,其中,h0>h1;
在所述PMOS晶体管之上沉积压应力层,所述压应力层的厚度为h2,其中,h0>h2;
全面性沉积压应力保护层,所述压应力保护层的材料为氮化硅;
进行第一次CMP工艺,暴露所述虚设栅极的上表面,并在所述张应力层和所述压应力层上方保留部分所述压应力保护层,保留的部分所述压应力保护层的厚度为5-20nm;
依次去除所述虚设栅极和所述虚设栅极绝缘层,形成栅极凹槽;
在所述栅极凹槽中,分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。
2.根据权利要求1所述的方法,其特征在于,形成NMOS晶体管和PMOS晶体管具体包括:
形成所述虚设栅极和所述虚设栅极绝缘层;
形成栅极间隙壁;
形成晶体管的源漏区域。
3.根据权利要求1所述的方法,其特征在于,在所述NMOS晶体管之上沉积张应力层具体包括:
全面沉积张应力氮化硅膜,用图案化的光刻胶层保护位于所述NMOS晶体管的所述张应力氮化硅膜,去除位于所述PMOS晶体管的所述张应力氮化硅膜,然后去除光刻胶层。
4.根据权利要求1所述的方法,其特征在于,在所述PMOS晶体管之上沉积压应力层具体包括:
全面沉积压应力氮化硅膜,用图案化的光刻胶层保护位于所述PMOS晶体管的所述压应力氮化硅膜,去除位于所述NMOS晶体管的所述压应力氮化硅膜,然后去除光刻胶层。
5.根据权利要求1所述的方法,其特征在于,在第一次CMP工艺之前,全面性沉积TEOS层。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于中国科学院微电子研究所,未经中国科学院微电子研究所许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/201210435410.X/1.html,转载请声明来源钻瓜专利网。
- 上一篇:多功能课桌
- 下一篇:具备自动销毁功能的冰下定深破冰弹
- 同类专利
- 专利分类
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造