[发明专利]一种基于FPGA的LVDS信号捕获装置

权利要求书

1.一种基于FPGA的LVDS信号捕获装置，其特征在于包括LVDS输入接口、FPGA、存储模块、控制模块和视频信号输出接口，所述LVDS输入接口与FPGA的输入端连接，FPGA分别与存储模块和控制模块连接，FPGA的输出端与视频信号输出接口连接。

2.根据权利要求1所述基于FPGA的LVDS信号捕获装置，其特征在于所述FPGA包括BUFIO2模块、ISERDES2模块、同步对齐机制模块、FIFO模块和中央处理模块，所述BUFIO2模块和ISERDES2模块与同步对齐机制模块的连接，同步对齐机制模块通过FIFO模块与中央处理模块连接。

3.根据权利要求2所述基于FPGA的LVDS信号捕获装置，其特征在于所述同步对齐机制模块由IODELAY2模块和同步对齐模块组成。

4.根据权利要求3所述基于FPGA的LVDS信号捕获装置，其特征在于所述FPGA的工作过程为： 

调用BUFIO2模块，对LVDS信号的时钟部分进行处理输出2-8分频的时钟频率；调用ISERDES2模块，根据BUFIO2模块输出多少分频的时钟频率，ISERDES2模块输出多少位的并行数据信号；IODELAY2模块和同步对齐模块对存在时间偏差的LVDS信号进行时钟和数据上的同步，将同步后的并行信号存储到FIFO模块，中央处理模块根据需要调用FIFO模块的并行信号。

5.根据权利要求4所述基于基于FPGA的LVDS信号捕获装置，其特征在于所述在调用BUFIO2模块和ISERDES2模块前还包括采用IODELAY2模块和同步对齐模块对存在时间偏差的LVDS信号进行时钟和数据上的同步后，将同步后的LDVS信号通过BUFIO2模块和ISERDES2模块输出。

6.根据权利要求4所述基于基于FPGA的LVDS信号捕获装置，其特征在于所述BUFIO2模块根据用户设定和LVDS信号的类型来输出2—8分频的时钟频率，LVDS信号的类型包括单沿速率信号有效SDR和双沿速率信号有效DDR。

7.根据权利要求5或6所述基于基于FPGA的LVDS信号捕获装置，其特征在于所述存储模块为DDR SDRAM存储模块。