[发明专利]半导体器件

说明书

相关申请的交叉引用

本申请要求2011年11月8日提交的韩国专利申请No.10-2011-0116036的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及半导体设计技术，且更具体而言，涉及包括用来支持预加重（pre-emphasis）操作的数据输出电路的半导体器件。

背景技术

图1A是说明现有的数据输出电路的框图。

参见图1A，现有的数据输出电路包括上拉前置主驱动器110、上拉主驱动器120、下拉前置主驱动器130和下拉主驱动器140。

上拉前置主驱动器110和下拉前置主驱动器130被配置成将输出数据OUT_DATA反相并驱动，并且分别输出上拉驱动数据PU_PMDATA和下拉驱动数据PD_PMDATA。

上拉主驱动器120被配置成在上拉驱动数据PU_PMDATA处于逻辑低电平的时段中将数据输出焊盘DQ驱动至外部电源电压VDD。

下拉主驱动器140被配置成在下拉驱动数据PD_PMDATA处于逻辑高电平的时段中将数据输出焊盘DQ驱动至外部接地电压VSS。

图1B是解释图1A中所示的现有数据输出电路的操作的时序图。

参见图1B，可以看出，当驱动至数据输出焊盘DQ的输出数据OUT_DATA在两个或更多个数据周期期间维持相同逻辑电平时，数据输出焊盘DQ的电压电平升高为大于正常电平或下降为小于正常电平，即，数据输出焊盘DQ的电压电平变化。

具体地，在驱动至数据输出焊盘DQ的输出数据OUT_DATA在两个数据周期期间维持逻辑低电平的时段1中，数据输出焊盘DQ的电压电平下降得比对应于逻辑低电平的正常电压电平略多。

当在数据输出焊盘DQ的电压电平下降得比对应于逻辑低电平的正常电压电平为略多之后，驱动至数据输出焊盘DQ的输出数据OUT_DATA从逻辑低电平变为逻辑高电平时，数据输出焊盘DQ的电压电平变得比对应于逻辑高电平的正常电压电平略低（2）。在图1B中，数据输出焊盘DQ维持比对应于逻辑高电平的正常电压电平略低的电压电平的时段仅对应于一个数据周期。然而，由于此现象重复发生，因此数据输出焊盘DQ的电压电平变化不可避免地增大。

接着，在驱动至数据输出焊盘DQ的输出数据OUT_DATA在三个数据周期期间维持逻辑高电平的时段3中，数据输出焊盘DQ的电压电平升高得比对应于逻辑高电平的正常电压电平略多。

当在数据输出焊盘DQ的电压电平升高得比对应于逻辑高电平的正常电压电平略多之后，驱动至数据输出焊盘DQ的输出数据OUT_DATA从逻辑高电平变为逻辑低电平时，数据输出焊盘DQ的电压电平变得比对应于逻辑低电平的正常电压电平略高（4）。在图1B中，数据输出焊盘DQ维持比对应于逻辑低电平的正常电压电平略高的电压电平的时段仅对应于一个数据周期。然而，由于此现象重复发生，因此数据输出焊盘DQ的电压电平变化不可避免地增大。

在上述数据输出电路中，根据输出数据OUT_DATA的逻辑电平，数据输出焊盘DQ的电压电平可变得高于或低于期望电平。因此，经由数据输出焊盘DQ输出的数据OUT_DATA的抖动会增大，即，符号间干扰（ISI）会变得严重。此外，归因于此问题，可能无法充分地确保经由数据输出焊盘DQ输出的数据OUT_DATA的数据值窗口（data valued window，tDV）。在此情况下，可能发生数据输出错误。

发明内容

本发明的实施例涉及一种数据输出电路，所述数据输出电路在连续输入的两个输出数据具有相同逻辑电平时执行预加重操作。

根据本发明的一个实施例，一种半导体器件包括：主驱动单元，其被配置成接收输出数据且将所接收的数据驱动至数据输出焊盘；预加重数据发生单元，其被配置成对将输出数据延迟一个数据周期而获得的延迟数据与输出数据进行比较，将比较结果延迟一个数据周期，以及输出延迟的数据作为预加重数据；以及预加重驱动单元，其被配置成接收预加重数据且将所接收的数据驱动至数据输出焊盘。

根据本发明的另一个实施例，一种半导体器件包括：主驱动单元，其被配置成将连续施加的第一至第三输出数据驱动至数据输出焊盘；以及预加重驱动单元，其被配置成如果第一输出数据和第二输出数据具有相同逻辑电平，则响应于第三输出数据被驱动至数据输出焊盘的操作，在与第一输出数据和第二输出数据的逻辑电平相反的驱动方向上驱动数据输出焊盘。

附图说明

图1A是说明现有的数据输出电路的框图。