[发明专利]一种半导体器件的制备方法

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的制备方法。

背景技术

随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。

目前半导体器件在制备CMOS的过程中为了获得更好的性能，通常在CMOS的源漏区进行外延e-SiGe以对衬底的沟道处施加压应力，使PMOS性能提高，现有技术中一般在PMOS源漏上形成凹陷，然后外延生长e-SiGe，但是目前在形成e-SiGe过程中存在很多挑战，例如在整合（integration）、缺陷控制、选择性等等，其中最大的一个问题是在形成所述凹陷外延生长时，随着外延层厚度的增加以及外延层中Ge含量的增加引起源漏区上的应变弛豫（stress relaxation），特别是当PMOS器件尺寸降至32nm级别后，应变弛豫（stress relaxation）将直接导致器件性能的降低。

此外，在外延SiGe后通常会进行离子注入，进行掺杂以获得较高的掺杂浓度，在该过程中通常选用高能量、低剂量的B（Boron）在对其源漏进行掺杂，以形成掺杂拖尾（doping tail）轮廓，来降低交界处的漏电，或者进行在外延生长SiGe的同时在对其源漏进行B（Boron）掺杂，并通过调节气体流量以及其他参数，以达到足够的掺杂浓度，但是在PMOS的SiGe的源漏进行离子注入后或原位掺杂都通常会导致器件在退火后产生应变弛豫，而应变弛豫将直接导致器件性能的降低。现有方法中有通过原位掺杂B来消除应变弛豫，但是效果并不靠理想，同时通过上述方法制备得到的器件后在形成电连接时接口处电阻也成为很大的问题，例如在接触塞和所述源漏之间的电阻，以及外延层和离子注入截面之间的电阻等等。

因此，目前方法还不能完全消除离子注入时造成的源漏弛豫，同时源漏上的接触电阻也很大，影响了器件的性能，需要对现有技术进行改进以消除所述影响。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决上述问题，本发明提供了一种半导体器件的制备方法，包括：

提供半导体衬底，至少包含栅极结构；

在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；

对所述栅极两侧的SiGe层进行低能量的P型掺杂，形成源漏区，以降低接触电阻。

作为优选，所述半导体衬底包含位于NMOS区的NMOS栅极结构和位于PMOS区的PMOS栅极结构；

在所述衬底上形成遮蔽材料层；

在所述NMOS区上形成掩膜层，在所述PMOS栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；

对所述PMOS栅极两侧的SiGe层进行低能量的P型掺杂，以形成PMOS源漏区；

在所述PMOS区上形成掩膜层，对所述NMOS区的遮蔽材料层进行蚀刻以在所述NMOS栅极结构的侧壁上形成偏移侧壁；

对所述NMOS区进行源漏注入，以形成NMOS源漏区。

作为优选，所述掺杂的能量为200ev～5kev。

作为优选，所述掺杂的浓度为5E13~1E15原子/cm³。

作为优选，所述掺杂的掺杂剂为B或BF₂。

作为优选，所述掺杂的方法为低能量的离子注入或者等离子掺杂。

作为优选，所述方法还包括以下步骤：

在执行P型掺杂之前，在所述SiGe层上形成覆盖层。

作为优选，所述SiGe层为复合层，所述SiGe层包含多个底部材料层以及位于所述多个底部材料层上的顶部材料层。

作为优选，所述顶部材料层为SiGe、Si或含B的Si层。

作为优选，所述凹槽为∑形凹槽。

作为优选，所述方法还包括在形成所述源漏区后，执行退火的步骤。

作为优选，所述方法还包括以下步骤：

在对所述NMOS区进行源漏注入前，在所述NMOS栅极结构和PMOS栅极结构的侧壁上形成间隙壁。