[发明专利]信息处理装置、控制装置以及图像形成装置

说明书

技术领域

本发明涉及一种信息处理装置、控制装置以及图像形成装置。

背景技术

信息处理装置由中央处理单元（CPU）和控制装置构成，所述中央处理单元（CPU）执行逻辑运算或算术运算，所述控制装置由专用集成电路（ASIC）等构成并且在CPU的控制下执行预定功能。

JP-A-2003-3367746（专利文件1）公开了一种装置，所述装置包括在独立于信息处理装置中的CPU等中使用的系统重置的系统中操作的控制器，并且具有在系统重置期间在ROM与RAM之间执行数据传输的功能。

JP-A-2003-223089（专利文件2）公开了一种图像形成装置，所述图像形成装置通过接收来自当供应电力时初始化算术处理装置的重置部分的输入来开始为外围控制部设置的专用控制总线的操作，以初始化外围控制部，由此消除了由控制程序初始化外围控制ASIC所需要的时间并且缩短了系统恢复时间。以此方式，图像形成装置实现了低功率消耗并且增强了用户的便利性。

JP-A-2010-170206（专利文件3）公开了一种信息处理装置，所述信息处理装置包括具有非易失性内部寄存器的非易失性电路、具有易失性内部寄存器的一个或更多个易失性电路以及初始化请求机构。初始化请求机构包括一个或更多个电源检测部和初始化请求寄存器，所述电源检测部检测驱动易失性电路的电源关闭的状态，初始化请求寄存器记录电源关闭的状态。当检测到电源关闭的状态时，电源检测部在初始化请求寄存器上记录通知电源关闭的第一信息，并且当在初始化请求寄存器上记录了至少一条或更多条第一信息时，初始化请求机构通知非易失性电路需要对易失性电路进行初始化。当接收到来自初始化请求机构的通知时，非易失性电路根据非易失性电路的内部寄存器中保持的处理的执行状态来设置易失性电路的内部寄存器，并且在设置了内部寄存器之后，信息处理装置开始运行易失性电路。

发明内容

本发明提供了一种信息处理装置等，其中缩短了所述处理器处于可执行状态所花费的上升时间并且通过倍增时钟信号生成时钟信号来进行操作。

根据本发明的第一方面，提供一种信息处理装置，所述信息处理装置包括：运算单元，所述运算单元执行逻辑运算或算术运算；执行单元，所述执行单元基于所述运算单元的运算结果执行预定功能；时钟信号生成单元，所述时钟信号生成单元生成将作为基准的第一时钟信号；时钟信号倍增单元，所述时钟信号倍增单元对第一时钟信号执行倍增操作以生成第二时钟信号；时钟信号选择单元，所述时钟信号选择单元选择所述第一时钟信号和第二时钟信号中的一个并且将所选择的信号提供给所述执行单元；存储器，所述存储器在即使当没有电力供应时也保持所存储的信息的可读写的非易失性存储器中存储用于将所述执行单元设置为可执行状态的数据；以及设置单元，在重置由于接通电源而解除时，所述设置单元使所述时钟信号选择单元选择第一时钟信号并且从所述存储器读取所述数据以开始将所述数据写入所述执行单元中，从而将所述执行单元设置为可执行状态。

根据本发明的第二方面，在根据第一方面的信息处理装置中，存储在所述存储器中的所述数据可以是写入所述执行单元中以初始设置所述可执行状态的数据，或是写入所述执行单元中以通过从所述执行被中断的状态恢复所述执行来设置所述可执行状态的数据。

根据本发明的第三方面，在根据第一或第二方面的信息处理装置中，所述设置单元可以至少在下述时刻使所述时钟信号选择单元选择所述第二时钟信号，所述时刻是在从当重置被解除时起经过了预定时间之后的时刻、在从时钟信号倍增单元接收到表示所述第二时钟信号被设置为预设值的信号之后的时刻或在所述执行单元被设置为可执行状态之后的时刻。

根据本发明的第四方面，在根据第一至第三方面的任一方面的信息处理装置中，所述执行单元可以响应于提供的所述第一时钟信号和第二时钟信号来设置为执行预定功能而生成的所述信号的定时。

根据本发明的第五方面，在根据第一至第四方面的任一方面的信息处理装置中，所述非易失性存储器可以是MRAM、FeRAM、PRAM以及ReRAM中的一种。