[发明专利]半导体器件及其制造方法

说明书

技术领域

本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。

背景技术

随着平面型半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了立体型半导体器件如FinFET(鳍式场效应晶体管)。一般而言，FinFET包括在衬底上竖直形成的鳍以及与鳍相交的栅极。因此，沟道区形成于鳍中，且其宽度主要由鳍的高度决定。然而，在集成电路制造工艺中，难以控制晶片上形成的鳍的高度相同，从而导致晶片上器件性能的不一致性。

发明内容

本公开的目的至少部分地在于提供一种半导体器件及其制造方法。

根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上依次形成第一半导体层和第二半导体层；对第二半导体层、第一半导体层进行构图，以形成初始鳍；在衬底上形成隔离层，所述隔离层露出所述第一半导体层的一部分，从而限定出位于隔离层上方的鳍；在隔离层上形成横跨鳍的栅堆叠，其中，所述第一半导体层包括化合物半导体，且所述化合物半导体中的至少一种成分的浓度沿第一半导体层和第二半导体层的堆叠方向具有渐变分布。

根据本公开的另一方面，提供了一种半导体器件，包括：衬底；在衬底上依次形成的构图的第一半导体层和第二半导体层；在衬底上形成的隔离层，所述隔离层的顶面位于第一半导体层的顶面和底面之间，从而限定出位于隔离层上方的鳍；以及在隔离层上形成的横跨鳍的栅堆叠，其中，所述第一半导体层包括化合物半导体，且所述化合物半导体中的至少一种成分的浓度沿鳍的高度方向具有渐变分布。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1-13是示出了根据本公开实施例的制造半导体器件流程的示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开的实施例，可以在衬底上例如通过外延形成至少一个半导体层。这样，在例如通过刻蚀来构图鳍时，为形成相同高度的鳍，刻蚀进入衬底中的深度相对于常规技术可以减小(甚至可以为零，这种情况下，完全通过所述至少一个半导体层来形成鳍)，从而可以更加容易控制刻蚀深度的一致性。此外，外延层的厚度一致性可以相对容易地控制，结果，可以改善最终形成的鳍的厚度的一致性。

根本公开的优选实施例，所述至少一个半导体层包括两个或更多的半导体层堆叠。在该堆叠中，相邻的半导体层可以相对于彼此具有刻蚀选择性，从而可以选择性刻蚀每一半导体层。

在一具体示例中，堆叠包括在衬底上依次形成的第一半导体层和第二半导体层。这样，第一半导体层夹于衬底和第二半导体层之间。为了减少第一半导体层与之下的衬底、之上的第二半导体层之间的晶格失配而导致的缺陷，可以将第一半导体层设计为在与衬底的界面处结构尽量与衬底匹配，在与第二半导体层的界面处结构尽量与第二半导体层匹配。例如，这可以通过将第一半导体层形成为具有变化的成分，使得在与衬底的界面处成分尽量接近衬底、且在与第二半导体层的界面处成分尽量接近第二半导体层来实现；同时，成分可以不完全相同，以保证第一半导体层相对于第二半导体层、衬底具有刻蚀选择性。例如，第一半导体层可以包括至少一种成分的浓度(沿半导体层的堆叠方向)具有渐变分布的化合物半导体。