[发明专利]一种提示电路及电子设备

权利要求书

1.一种提示电路，应用于一第一电子设备，所述第一电子设备包括一电源以及一CPU管脚接口、第一卡槽，其中，所述第一卡槽的第一端与低电位点连接，其特征在于，所述电路包括：

第一提示单元，一端与所述电源正极连接；

第一晶体管模块，所述第一晶体模块的第一端与所述第一提示单元连接，所述第一晶体管模块的第二端与所述第一卡槽的所述第一端连接，所述第一晶体模块的第三端与所述CPU管脚接口连接；

其中，在所述CPU管脚接口为低电平且所述第一卡槽中插入第一存储卡时，则所述第一提示单元输出一第一提示信息，以提示用户所述第一卡槽是否可用。

2.如权利要求1所述的电路，其特征在于，所述电路还包括：

第二晶体管模块，所述第二晶体管模块的第一端与一电源正极以及所述第一晶体模块的第三端连接，所述第二晶体管模块的第二端与所述电源的负极连接，所述第二晶体管模块的第三端与所述CPU管脚接口连接；

其中，所述CPU管脚接口为高电平且所述第一卡槽中插入第一存储卡时，则所述第一提示单元输出一第二提示信息，以提示用户所述第一卡槽是否可用。

3.如权利要求2所述的电路，其特征在于，所述电路还包括：

第二提示单元，一端与所述电源的正极连接；

第三晶体管模块，所述第三晶体管模块的第一端与所述电源的正极连接，所述第三晶体管模块的第二端与所述电源的负极连接，所述第三晶体管模块的第三端与第四晶体管模块第一端连接；

第四晶体管模块，所述第四晶体管模块的第一端与电源以及所述第三晶体模块的第三端连接，所述第四晶体管模块的第二端与所述电源的负极连接，所述第四晶体管模块的第三端与所述CPU管脚接口连接；

其中，在所述CPU管脚接口为低电平且所述第一卡槽中插入第一存储卡时，则所述第一提示单元输出一第一提示信息，以提示用户所述第一卡槽不可用，所述CPU管脚接口为高电平且所述第一卡槽中插入第一存储卡时，则所述第二提示单元输出一第二提示信息，以提示用户所述第一卡槽可用。

4.如权利要求1~3任一权项所述的电路，其特征在于，所述第一晶体管模块和所述第二晶体管模块和所述第三晶体管模块和第四晶体管模块和所述第一晶体管模块的所述第一端为晶体管漏极，所述第二端为晶体管源极，所述第三端为晶体管栅极。

5.如权利要求4所述的电路，其特征在于，所述电路还包括：

时间控制单元，与所述第一提示单元以及所述第二提示单元连接，用于根据预设时间将所述第一提示单元以及所述第二提示单元关闭。

6.一种电路，其特征在于，应用于一第一电子设备，所述第一电子设备包括一电源以及一CPU管脚接口、第一卡槽，其中，所述第一卡槽的第一端与低电位点连接，所述电路包括：

第一提示单元；

第二提示单元；

基板控制器BMC，所述基板控制器的第一信号输入端与所述CPU管脚接口连接，第二信号输入端与所述第一卡槽的所述第一端连接，第一信号输出端与所述第一提示单元连接，第二信号输出端与所述第二提示单元连接；

其中，当所述第一信号输入端输入第电平信号，并且在所述第二信号输入端输入高电平信号或低电平时，则所述第一提示单元生成提示信号；当所述第一信号输入端输入高电平信号，所述第二信号输入端输入低电平信号时，所述第二提示单元生成信号。

7.如权利要求6所述的电路，其特征在于，所述电路还包括：

时间控制单元，与所述第一提示单元以及所述第二提示单元连接，用于根据预设的时间关闭所述第一提示单元以及所述第二提示单元。

8.一种电子设备，其特征在于，所述电子设备包括一电源、CPU管脚接口、第一卡槽，其中，所述第一卡槽的第一端与低电位点连接，所述电子设备还包括：

第一提示单元，一端与所述电源正极连接；

第一晶体管模块，所述第一晶体模块的第一端与所述第一提示单元连接，所述第一晶体管模块的第二端与所述第一卡槽的所述第一端连接，所述第一晶体模块的第三端与所述CPU管脚接口连接；

其中，在所述CPU管脚接口为低电平且所述第一卡槽中插入第一存储卡时，则所述第一提示单元输出一第一提示信息，以提示用户所述第一卡槽是否可用。

9.一种电子设备，其特征在于，所述第一电子设备，所述第一电子设备包括一电源以及一CPU管脚接口、第一卡槽，其中，所述第一卡槽的第一端与低电位点连接，所述电子设备还包括：

第一提示单元；

第二提示单元；

基板控制器BMC，所述基板控制器的第一信号输入端与所述CPU管脚接口连接，第二信号输入端与所述第一卡槽的所述第一端连接，第一信号输出端与所述第一提示单元连接，第二信号输出端与所述第二提示单元连接；

其中，当所述第一信号输入端输入第电平信号，并且在所述第二信号输入端输入高电平信号或低电平时，则所述第一提示单元生成提示信号；当所述第一信号输入端输入高电平信号，所述第二信号输入端输入低电平信号时，所述第二提示单元生成信号。