[发明专利]提供高完整性处理的方法

说明书

背景技术

计算机处理模块可在源处提供高完整性和高可用性来确保精确地检测和隔离故障并且误报警被最小化。高完整性模块对于飞行器甚至更重要，由此未被迅速和准确检测并且隔离的故障可导致操作困难。对于高完整性处理系统的常规设计需要昂贵的定制电路以便在模块上的两个或更多的微处理器之间实现指令级的锁步处理。然而，现代的微处理器由于提高的组件完整性和在处理时间中引入变化性的特征而不具有采用锁步运行的能力。

发明内容

在一个实施例中，一种在具有采用非锁步配置运行相同应用程序的冗余应用处理器(AP)(其通过通信信道连接到至少一个输入/输出处理器(IOP))的高完整性处理系统中提供高完整性通信的方法，包括经由该通信信道在AP和IOP之间传输数据消息，其中该数据消息具有数据字段并且在该数据字段中提供报头，该报头具有包含唯一标识该消息的源的源数据的源字段、包含指示数据的完整性的水平的完整性数据的完整性字段、以及包含用于根据该源数据和完整性数据中的至少一个处理该消息的命令数据的命令字段。

附图说明

在图中：

图1是根据本发明的第一实施例的高完整性处理系统的示意图示。

图2是根据本发明的实施例的具有报头的数据字段的数据结构的示意图示。

具体实施方式

在当前计算的源处的高完整性需要在指令级采用锁步运行的至少两个处理通道(lane)，或两个处理通道和监视器。如果在模块的每个处理通道上运行的软件接收相同的输入(数据、中断、时间，等)并且能够在发送输出之前或在接收新的输入之前对数据执行相同“量”的处理，则每个通道将在没有故障的情况下产生完全相同的输出。一般，当在模块上运行的软件接收输入时，这些输入在两个通道上必须完全相同并且两个通道必须在它们精确地处于相同的状态时接收这些输入。当在模块上运行的软件发送输出时，来自两个通道的数据在其输出之前必须进行比较。为了确保输出数据比较不失败(因为不正确的状态同步)，对产生输出数据负责的软件的部分在可以比较这些输出并且然后相继传送之前必须在两个通道中达到相同的状态。

现代微处理器产品线不支持它们在过去所具有的锁步操作。这对航空电子设备制造商和需要高完整性系统的其他厂商提出问题，因为冗余处理器之间的错误校验现在必须在处理器外操纵。从运行关键飞行应用程序的AP卸载尽可能多的I/O操作来取得超过之前技术的性能改进也是期望的。本发明的实施例提供用于AP数据在某些关键操作期间同步的方法并且提供用于在AP和I/O处理器之间通信的标准。

图1图示根据本发明的第一实施例、具有左AP 12和右AP 14的处理系统10的非限制性示例，这两个AP是相互冗余的并且运行相同应用程序。该左和右AP 12和14可以是相似或不相似的处理器。预想处理系统10可具有更冗余的处理线，但为了清楚和便于解释将只示出和描述两个。该左和右AP 12和14能够采用非锁步配置操作。

左AP 12和右AP 14可运行分区操作系统并且可将数据传输到运行多个线程或分区的一个或多个IOP 16。通过说明性示例，仅单个IOP 16图示为具有与多种可寻址空间30、32和34连接的三个线程。这样的可寻址空间可包括Arinc664p7端系统、I2C装置、串行装置、以太网装置或分立装置(discrete)。这些线程可用于传送信息给这样的可寻址空间30、32、34，和/或从这样的可寻址空间30、32、34接收信息。每个通信形式可由IOP 16上自身的单独、唯一可标识的线程支持。

左AP 12和右AP 14可由通信信道18连接到一个或多个IOP 16。通信信道18可是串行通信信道。在图示的实施例中，单独的通信信道18允许左AP 12和右AP 14与IOP 16通信。

左现场可编程门阵列(FPGA)20可在通信信道18中位于左和右AP 12和14与IOP 16之间，使得数据可通过该FPGA 20传输。右FPGA 22可在通信信道18中位于左和右AP 12和14与IOP 16之间，使得数据可通过该右FPGA 22传输。预想可使用专用集成电路(ASIC)来代替FPGA。每个FPGA 20和22可包括可在其内存储信息的队列或缓冲器。预想包括非易失性存储器装置的存储器装置可通信地耦合于FPGA 20和22中的每个，并且数据从FPGA送交相应的存储器装置。