[发明专利]缩短擦除操作的方法与装置

权利要求书

1.一种集成电路，包含：

一非易失存储阵列，具有多个存储单元；

控制电路执行一多阶段擦除程序，该多阶段擦除程序包括一擦除阶段及一个或多个其他阶段，该一个或多个其他阶段包括一预编程阶段及一软编程阶段，该多阶段擦除程序具有通过一特定模式决定的特性，该特定模式是第一擦除模式及第二擦除模式的其中之一，于该非易失存储阵列的一存储单元区块执行该多阶段擦除程序时，该第一擦除模式较第二擦除模式具有较短的平均持续时间。

2.根据权利要求1所述的集成电路，其中该第一擦除模式不具有一预编程阶段而该第二擦除模式包括一预编程阶段。

3.根据权利要求1所述的集成电路，其中该第一擦除模式不具有一软编程阶段而该第二擦除模式包括一软编程阶段。

4.根据权利要求1所述的集成电路，其中该控制电路自动地于该第一擦除模式与该第二擦除模式之间重复地切换。

5.根据权利要求1所述的集成电路，其中于一偏压施加至该非易失存储阵列时，至少于该多阶段擦除程序的一阶段中，该第一擦除模式具有较该第二擦除模式更短的脉冲持续时间。

6.根据权利要求1所述的集成电路，其中于一偏压施加至该非易失存储阵列时，至少于该多阶段擦除程序的一阶段中，该第一擦除模式具有较该第二擦除模式更大的脉冲幅度。

7.根据权利要求1所述的集成电路，其中于一偏压施加至该非易失存储阵列时，至少于该多阶段擦除程序的一阶段中，该第一擦除模式具有较该第二擦除模式更少的脉冲数目。

8.根据权利要求1所述的集成电路，其中于一偏压施加至该非易失存储阵列时，至少于该多阶段擦除程序的一阶段中，该第一擦除模式具有较该第二擦除模式较大幅度的步进电压改变。

9.根据权利要求1所述的集成电路，其中该第一擦除模式于测试该非易失存储阵列时是有效的，而该第二擦除模式于测试该非易失存储阵列之后是有效的。

10.根据权利要求1所述的集成电路，其中该擦除命令对该第一擦除模式与该第二擦除模式是具有不同的命令码。

11.根据权利要求1所述的集成电路，更包含一存储器储存可以该控制电路读取以决定该多阶段擦除程序的特定模式的模式数据。

12.根据权利要求1所述的集成电路，其中该多阶段擦除程序的执行是响应一擦除命令以擦除该非易失存储阵列中的该存储单元区块。

13.一种擦除非易失存储阵列中存储单元的方法，包含：

接收一擦除命令辨识该非易失存储阵列中的一存储单元区块；

响应该擦除命令，执行一多阶段擦除程序，该多阶段擦除程序包括一擦除阶段及一个或多个其他阶段，该一个或多个其他阶段包括一预编程阶段及一软编程阶段，该多阶段擦除程序具有通过一特定模式决定的特性，该特定模式是第一擦除模式及第二擦除模式的其中之一，于该非易失存储阵列的一存储单元区块执行该多阶段擦除程序时，该第一擦除模式较第二擦除模式具有较短的平均持续时间。

14.根据权利要求13所述的方法，其中该第一擦除模式不具有一预编程阶段而该第二擦除模式包括一预编程阶段。

15.根据权利要求13所述的方法，其中该第一擦除模式不具有一软编程阶段而该第二擦除模式包括一软编程阶段。

16.根据权利要求13所述的方法，更包含：

自动地于该第一擦除模式与该第二擦除模式之间重复地切换。

17.根据权利要求13所述的方法，其中于一偏压施加至该非易失存储阵列时，至少于该多阶段擦除程序的一阶段中，该第一擦除模式具有较该第二擦除模式更短的脉冲持续时间。

18.根据权利要求13所述的方法，其中于一偏压施加至该非易失存储阵列时，至少于该多阶段擦除程序的一阶段中，该第一擦除模式具有较该第二擦除模式更大的脉冲幅度。

19.根据权利要求13所述的方法，其中于一偏压施加至该非易失存储阵列时，至少于该多阶段擦除程序的一阶段中，该第一擦除模式具有较该第二擦除模式更少的脉冲数目。