[发明专利]基于FPGA的可实现干扰抵消与基站锁定的系统及方法

权利要求书

1.基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于，包括：第一低噪声放大器、第二低噪声放大器、用于协同实现干扰抵消及基站锁定的第一FPGA及第二FPGA，所述第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；

所述第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，所述第二下变频器的输出端与模数转换器连接；

所述模数转换器的第一输出端与第二输出端均通过第一FPGA与第二FPGA连接，所述第二FPGA的输出端分别连接有第一数模转换器、第二数模转换器及串行数模转换器；

所述第一数模转换器的输出端依次连接有第一IQ调制器、第三滤波器及第一功放器，所述第二数模转换器的输出端依次连接有第二IQ调制器、第四滤波器及第二功放器，所述串行数模转换器的输出端连接有压控晶振。

2.根据权利要求1所述的基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于：还包括第一锁相环及第二锁相环，所述第一锁相环的输出端分别与第一下变频器及第一IQ调制器连接，所述第二锁相环的输出端分别与第二下变频器及第二IQ调制器连接。

3.根据权利要求2所述的基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于：还包括CPU，所述CPU的输出端分别与模数转换器、第一FPGA、第二FPGA、第一数模转换器及第二数模转换器连接。

4.根据权利要求3所述的基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于：所述第一低噪声放大器的输出端与第一滤波器的输入端之间连接有第一自动增益控制电路，所述第二低噪声放大器的输出端与第二滤波器的输入端之间连接有第二自动增益控制电路，所述第三滤波器的输出端与第一功放器的输入端之间连接有第三自动增益控制电路，所述第四滤波器的输出端与第二功放器的输入端之间连接有第四自动增益控制电路。

5.根据权利要求4所述的基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于：所述CPU的输出端还分别与第一自动增益控制电路、第二自动增益控制电路、第三自动增益控制电路及第四自动增益控制电路连接。

6.基于FPGA的可实现干扰抵消与基站锁定的方法，其特征在于，包括：

上行信号处理流程：

S11、接收上行输入信号后对其依次进行低噪声放大、滤波、下变频及模数转换处理，得到上行数字输入信号；

S12、对上行数字输入信号依次进行数字下变频、干扰抵消及自动电平控制处理后，再进行数字上变频，得到上行中频信号；

S13、对上行中频信号依次进行数模转换及IQ调制处理后，得到正交的上行模拟信号；

S14、将上行模拟信号依次进行滤波及功率放大处理后发送出去；

以及下行信号处理流程：

S21、接收下行输入信号后对其依次进行低噪声放大、滤波、下变频及模数转换处理，得到下行数字输入信号；

S22、对下行数字输入信号依次进行数字下变频、干扰抵消及自动电平控制处理后，再依次进行基站锁定处理及数字上变频，得到下行中频信号；

S23、对下行中频信号依次进行数模转换及IQ调制处理后，得到正交的下行模拟信号；

S24、将下行模拟信号依次进行滤波及功率放大处理后发送出去。

7.根据权利要求6所述的基于FPGA的可实现干扰抵消与基站锁定的方法，其特征在于：

所述步骤S11，其具体为：

接收上行输入信号后对其依次进行低噪声放大、自动增益控制、滤波、下变频及模数转换处理，得到上行数字输入信号；

所述步骤S14，其具体为：

将上行模拟信号依次进行滤波、自动增益控制及功率放大处理后发送出去。

8.根据权利要求6所述的基于FPGA的可实现干扰抵消与基站锁定的方法，其特征在于：

所述步骤S21，其具体为：

接收下行输入信号后对其依次进行低噪声放大、自动增益控制、滤波、下变频及模数转换处理，得到下行数字输入信号；

所述步骤S24，其具体为：

将下行模拟信号依次进行滤波、自动增益控制及功率放大处理后发送出去。