[发明专利]一种差分延迟单元电路及环形振荡器

说明书

技术领域

本发明涉及集成电路设计领域，尤其涉及一种差分延迟单元电路及环形振荡器。

背景技术

锁相环(pll)在片上系统有着广泛的应用，提供精准的时钟信号。压控振荡器（vco)，是pll的核心模块，对设计的要求非常高。vco电路结构普遍有两种：环行振荡器和LC振荡器。由于环行振荡器电路结构简单，对工艺要求不高，便于集成，所以在片上系统中得到了最广泛的应用

环行振荡器是由几个基本的延迟单元电路相连组成一个环路，分单端和差分两种电路结构。由于差分结构具有较好的抗噪声能力，因此比较多的应用于高速的pll中。

一般用于差分环行振荡的基本差分延迟单元电路如图1所示，M1管和M2管为差分输入对，M5管和M6管为二极管连接作为常导通的负载，Vcont通过控制M3管和M4的栅端，来控制其流过的电流,从而改变其延迟的时间。M7管作为尾电流源提供稳定的电流源，其偏置电压是Vb。该基本差分延迟单元电路的缺点是：需要外加的一个偏置电压Vb，给设计带来难度；在低功耗电路系统中，工作电压越来越低，而这里的尾电流源消耗了电压降，使得其在低电压的应用带来了障碍；同时该电路的线性度会比较差。

发明内容

本发明的主要目的在于提供一种应用于差分环形振荡器的差分延迟单元电路，旨在解决现在的基本差分延迟单元电路需要外加的一个偏置电压Vb，给设计带来难度，在低功耗电路系统中，工作电压越来越低，而该电路的尾电流源消耗了电压降，使得其在低电压的应用带来了障碍，同时该电路的线性度会比较差的问题。

本发明是这样实现的，一种应用于差分环形振荡器的差分延迟单元电路，包括：

第一PMOS管Mp1、第二PMOS管Mp2、第三PMOS管Mp3、第四PMOS管Mp4、第五PMOS管Mp5、第一NMOS管Mn1、第二NMOS管Mn2；

所述第一NMOS管Mn1与第二NMOS管Mn2形成差分对管，所述第一NMOS管Mn1与正输入节点（IN+）连接，所述第二NMOS管Mn2的栅极与负输入节点(IN-)连接，所述正输入节点（IN+）与负输入节点(IN-)的输入为差分输入，所述第一NMOS管Mn1的漏极与负输出节点（OUT-）连接，所述第二NMOS管Mn2的漏极与正输出节点（OUT+）连接，所述正输出节点（OUT+）与负输出节点（OUT-）的输出为差分输出，所述第一PMOS管Mp1和第二PMOS管Mp2交叉耦合，所述第一NMOS管Mn1与第二NMOS管Mn2的源级都接地，所述第一PMOS管Mp1的漏极与负输出节点（OUT-）连接，所述第二PMOS管Mp2的漏极与正输出节点（OUT+）连接，所述第一PMOS管Mp1的栅极与正输出节点（OUT+）连接，第二PMOS管Mp2的栅极与负输出节点（OUT-）连接，所述第一PMOS管Mp1和第二PMOS管Mp2的源级都接电源（VDD），所述第三PMOS管Mp3的漏极分别与负输出节点（OUT-）以及所述第三PMOS管Mp3的栅极连接，所述第三PMOS管Mp3的源级与所述第五PMOS管Mp5的漏极连接，所述第四PMOS管Mp4的漏极分别与正输出节点（OUT+）以及所述第四PMOS管Mp4的栅极连接，所述第四PMOS管Mp4的源级与所述第五PMOS管Mp5的漏极连接，所述第五PMOS管Mp5的源级与电源VDD连接，所述第五PMOS管Mp5的栅极与控制电压（Vctrl）连接。

本发明的另一目的在于提供一种环形振荡器，包括至少两个差分延迟单元电路，所述差分延迟单元电路包括：

第一PMOS管Mp1、第二PMOS管Mp2、第三PMOS管Mp3、第四PMOS管Mp4、第五PMOS管Mp5、第一NMOS管Mn1、第二NMOS管Mn2；