[发明专利]静电保护结构

说明书

技术领域

本发明涉及半导体制造领域，特别是涉及一种静电保护结构。

背景技术

静电放电（ESD）对于电子产品的伤害一直是不易解决的问题，对于高压工艺来说，静电保护器件不仅需要满足耐压要大于电源电压的要求，其静电触发电压还需要小于被保护器件的损坏电压才可以。如何同时满足这两个要求，成为一个难题。

目前，对高压电路的静电保护解决方案，一般有两种：一是采取自保护的方案，即被保护电路本身即具有一定的静电泄放能力，不需额外的静电保护措施；另一种则是采取外接保护电路的方案，这要求外接的保护电路在静电来临时的开启速度快于内部被保护电路，这样才能起到保护效果。然而，对于一些被保护高压器件来说，在静电来临时的开启速度虽然仍大于最大工作电压，但已经很接近于最大工作电压，这就导致外接保护电路的设计窗口很小，甚至几乎没有。在设计裕量较小的情况下，传统的横向双扩散NMOS结构很难实现有效的静电保护。

发明内容

本发明要解决的技术问题是提供一种不影响器件耐压的情况下降低器件静电触发电压的静电保护结构。

为解决上述技术问题，本发明的静电保护结构，包括：

P型衬底中的N型深阱，N型深阱上部的P阱、N+扩散区（漏端）和场氧化区，P阱上部的P+扩散区、N+扩散区（源端）和场氧化区，多晶硅栅极生长在N型深阱和P阱的上方；其中，所述P阱上部的N+扩散区靠近多晶硅栅极的一侧还有一P+有源区（触发端），所述P+有源区与所述P阱上部N+扩散区之间具有场氧化区，P阱上部的P+扩散区和N+扩散区相接引出作为接地端，所述P+有源区通过电阻和电容与所述N型深阱上部的N+扩散区相接引出作为静电输入端，多晶硅栅极引出连接在所述电阻和电容之间。

所述P+有源区掺杂浓度与所述P阱上部的N+扩散区和N型深阱上部的N+扩散区掺杂浓度相同。

本发明提出了一种的静电保护结构，其可在不影响器件耐压的情况下，进一步降低静电触发电压，从而可有效保护内部电路。本发明通过在原有静电保护结构源端插入P+有源区，并将输出入焊垫通过电容和电阻后与所述P+有源区相连，这样一来静电保护结构在直流下的耐压不会受影响。

在ESD发生时，瞬态信号会使得电容有较小的电流通过，并经过所述源端的P+有源区和P阱到地，其电流流向如图3所示，而此时触发源P+下方的P阱电位也会随之抬高而高于地电位。一旦静电电流增大到能让P阱电位抬高到使P阱和源端的N+扩散区构成的二极管发生正偏，则静电保护结构本身寄生的NPN三极管（P阱上部的N+扩散区7、P阱3和N型深阱上部的N+扩散区4组成）会被触发从而泄放大电流，电流流向如图4所示。

本发明的静电保护结构能在不影响器件耐压的情况下降低器件静电触发电压的。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是传统横向双扩散NMOS静电保护结构。

图2是本发明的静电保护结构侧视示意图。

图3是本发明静电保护结构的触发电流流向示意图一，图中所示箭线为电流走向。

图4是本发明静电保护结构的触发电流流向示意图二，图中所示箭线为电流走向。

图5是本发明静电保护结构的平面示意图。

附图标记说明

1是P型衬底

2是N型深阱

3是P阱

4是N型深阱上部的N+扩散区

5是N型深阱上部的场氧化区

6是P阱上部的P+扩散区

7是P阱上部的N+扩散区

8是P阱上部的场氧化区

9是多晶硅栅极

10是P+有源区

11是金属线

GND是接地端

E是经典输入端

R是电阻

C是电容

D是漏端

S是共源端

T是触发端

具体实施方式