[发明专利]一种D类功放芯片

说明书

技术领域

本发明涉及用于集成电路领域的一种D类功放芯片。 

背景技术

传统D类功放在工作时，经常因为音频输入信号过大或者电源电压降低而出现音频输入信号的电源幅度值超出输入PWM模块的三角波信号的电源幅度值的情况。三角波信号是用来对音频输入信号进行采样的。此时，音频输入信号经过扬声器滤波后会产生严重的削顶失真，即破音。音质变差，THD（总谐波失真）升高，甚至会损毁D类功放或者扬声器。而在D类功放芯片中设计破音检测电路，可以防止上述情况的发生。 

请参阅图1，申请号为201020249702.0的发明专利中公布了一种防破音D类功放芯片。请参阅图1，其包括：输入电容14、放大器2、PWM模块3、H-桥式驱动电路4、破音检测电路5和校正电路6，其中放大器2的两个输出端之间设置桥接开关21，校正电路6的输出端连接桥接开关21。 

请参阅图2，校正电路6的输出端设置后置与非门U9，输入端设置前置电容C1、第一开关管M1和第二开关管M2。前置电容C1通过第一开关管M1连接D类功放芯片的接地端，前置电容C1通过第二开关管M2接D类功放芯片的V1端（参考电压端），前置电容C1输出校正电压VC。在校正电路6启动的过程中，第一开关管M2导通，第二开关管M2关断，对前置电容C1充电，直至前置电容C1所产生的校正电压VC等于参考电压V1。然后第一比较器U5的P输入端和第二比较器U6的P输入端对应接收相互反相的第一三角波信号RAMP1和第二三角波信号RAMP2。第一比较器U5的N输入端和第二比较器U6的N输入端对应接收校正电压VC的信号。当校 正电压VC的高电位电平大于第一三角波信号RAMP1或第二三角波信号RAMP2的电源幅度值时，后置与非门U9的输出的CTRL2信号（桥式开关控制信号）为高电平信号，桥式开关21导通，放大器2输出的电平为共模电平的信号，从而降低了PWM模块3的占空比，消除失真。反之，后置与非门U9的输出端输出的CTRL2信号为低电平信号，放大器2输出电平为正常电平的信号。 

这样设计的缺陷在于：第一，校正电路6输出的CTRL2信号为数字信号，跳变CTRL2信号，影响了D类功放芯片的内部工作环境。最终影响D类功放芯片的EMI（电磁干涉）特性。第二，桥式开关21导通时，放大器2的两个输出端直接短路，PWM模块3的占空比下降了50%,变化太过剧烈，影响D类功放芯片的整体声音质量。再则，D类功放芯片启动的过程中，该D类功放芯片在会有爆破声产生，从而影响整个D类功放芯片的音质。 

再请参阅图3，现有技术中，破音检测电路5包括第一D触发器55、第二D触发器56和后置或非门57’，第一D触发器55的Q端和第二D触发器55的Q端对应连接后置或非门57’的两个输入端。第一D触发器55的D端和第二D触发器56的D端对应直接连接PWM模块3的两个输出端。最终在PWM模块3输出的信号失真时，或非门57’输出的D信号为低电平信号。这样设计的缺陷在于：当电源或者音频输入信号有噪声时，破音检测电路5很容易被误触发，影响芯片的整体工作质量。 

发明内容

本发明的目的是为了克服现有技术的不足，提供一种D类功放芯片，其既可抑制D类功放芯片启动过程中出现爆破声的技术问题，同时又能在破音校正过程中，减缓PWM模块的占空比变化，改善D类功放芯片的整体声音质量。 

实现上述目的的一种技术方案是：一种D类功放芯片,包括两个输入电容、系统时钟电路、放大器、PWM模块、H-桥式驱动电路、破音检测电路、校正电路、上电开关、启动模块和两个连续可调电阻； 

每个所述连续可调电阻都包括相互串联的输入电阻和第一NMOS开关，所述输入电阻接一个所述的输入电容，所述第一NMOS开关的漏极接到所述放大器的一个输入端； 

所述校正电路的输入端设有EN输入端和D输入端，所述校正电路的输出端设有第一电容C21、第二电容C20、第三开关SW3和第四开关SW4；所述第一电容C21和所述第二电容C20分别接地，且所述第二电容C20的电容值小于所述第一电容C21的电容值，所述第一电容C20和所述第二电容C21通过第四开关SW4连接；所述第二电容C20通过所述第三开关SW3分别连接D类功放芯片的VCM端和V1端；所述第一电容C20同时连接两个所述的第一NMOS开关的栅极，并向两个所述的第一NMOS开关的栅极输出VC信号； 

所述破音检测电路的输出端接所述校正电路的D输入端；