[发明专利]半导体装置及其制造方法和存储器系统

说明书

相关申请的交叉引用

本申请基于在2012年6月13日提交韩国知识产权局的韩国专利申请第10-2012-0063204号并且要求其优先权，该申请的整体内容通过引用合并于此。

技术领域

本发明涉及一种半导体装置、一种包括该半导体装置的存储器系统以及一种制造该半导体装置的方法，更具体地，涉及一种3维（3D）半导体装置、一种包括该3D半导体装置的存储器系统以及一种制造该3D半导体装置的方法。

背景技术

通常，为了提高半导体装置的集成度，已开发了降低2维布置的存储器单元的尺寸的方法。

存在降低2维布置的存储器单元的尺寸的限制。为了克服该限制，已提出了其中将存储器单元3维布置在衬底上的3D半导体装置。较之其中2维布置存储器单元的情况，3D半导体装置可以高效地利用衬底面积并且提高集成度。然而，由于各种原因，3D半导体装置的可靠性低于2D半导体装置的可靠性，使得需要提高3D半导体装置的可靠性。

发明内容

进行本发明以致力于提供一种具有提高的可靠性的半导体装置，一种包括该半导体装置的存储器系统以及一种制造该半导体装置的方法。

本发明的一个示例性实施例提供了一种半导体装置，其包括：在衬底上形成的垂直沟道层；在每个垂直沟道层的长度周围交替形成的传导层图案和绝缘层图案；以及在每个垂直沟道层和每个传导层图案之间形成的电荷存储层图案，其中每个电荷存储层图案通过绝缘层图案隔离。

本发明的另一示例性实施例提供了一种存储器系统，包括：半导体存储器装置，其包括在衬底上形成的垂直沟道层、在每个垂直沟道层的长度周围交替形成的传导层图案和绝缘层图案、以及在每个垂直沟道层和每个传导层图案之间形成的电荷存储层图案，其中每个电荷存储层图案通过绝缘层图案隔离；以及存储器控制器，其配置成控制半导体存储器装置。

本发明的另一示例性实施例提供了一种制造半导体装置的方法，其包括：交替形成第一材料层和第二材料层以形成堆叠结构；形成延伸通过堆叠结构的沟道孔，沟道孔包括侧壁；在沟道孔的侧壁上形成电荷存储层；在电荷存储层上的沟道孔内部形成垂直沟道层；通过在垂直沟道层之间刻蚀堆叠结构形成狭缝；以及通过去除第二材料层以及由狭缝暴露的电荷存储层的部分，形成将电荷存储层分成多个图案的绝缘层槽。

附图说明

图1A至1H是图示根据本发明的第一实施例的半导体装置和制造半导体装置的方法的横截面视图。

图2A至2D是图示根据本发明的第二实施例的半导体装置和制造半导体装置的方法的横截面视图。

图3是图示根据本发明的第三实施例的半导体装置和制造半导体装置的方法的横截面视图。

图4是图示根据本发明的第四实施例的半导体装置和制造半导体装置的方法的横截面视图。

图5是图示根据本发明的第五实施例的半导体装置和制造半导体装置的方法的横截面视图。

图6是图示根据本发明的第六实施例的半导体装置和制造半导体装置的方法的横截面视图。

图7是示意性图示根据本发明的存储器系统的框图。

具体实施方式

在下文中，将参照附图详细描述本发明的示例性实施例。然而，本发明不限于下文公开的实施例并且可以通过各种形式实现。实施例仅被提供用于说明的目的并且用于使本领域技术人员全面地理解本发明的范围。通过本发明的权利要求将理解本发明的范围。

图1A至1H是图示根据本发明的第一实施例的半导体装置和制造半导体装置的方法的横截面视图。

参照图1A，通过交替堆叠第一材料层110A至110C和第二材料层115A和115B来形成堆叠结构ML。第一材料层110A至110C在其中将形成传导层图案的层中形成，并且第二材料层115A和115B在其中将形成绝缘层图案的层中形成。第一材料层110A至110C可以由在后继的形成绝缘层槽的刻蚀工艺中具有针对第二材料层115A和115B的极大的刻蚀选择性的材料层形成。例如，第一材料层110A至110C可以由氧化物层形成并且第二材料层115A和115B可以由氮化物层形成。另外，第一材料层110A至110C可以是传导层并且第二材料层115A和115B可以是牺牲层。用作传导层的第一材料层110A至110C可以是金属层或掺杂多晶硅层，并且用作牺牲层的第二材料层115A和115B可以是无掺杂多晶硅层。构成堆叠结构ML的堆叠的第一和第二材料层110A至110C以及115A和115B的数目可以根据期望形成的堆叠的绝缘层图案和传导层图案的数目而进行不同的设定。