[发明专利]半导体器件

说明书

技术领域

本发明涉及半导体器件技术，尤其涉及适用于多条引线周边配置在封装体的背面的半导体器件的有效技术。

背景技术

在薄型QFN封装中，俯视观察时，以基岛的侧边与固定在该基岛上的半导体芯片的侧边一致的方式配置而成的构造被例如日本特开2010-177272号公报(专利文献1)所公开。

专利文献1：日本特开2010-177272号公报

发明内容

在SON(Small Outline Nonleaded Package)型半导体器件和QFN(Quad Flat Nonleaded Package)型半导体器件等、成为外部端子的引线从封装体的下表面(安装面)露出的构造中，为了不使该引线从封装体脱落(剥落)，例如上述专利文献1所示，优选在引线的周缘部(侧面及前端面)形成层差部(突出部、檐部)。

通过本申请发明人的研究探明了将该层差部设置在引线的两侧(引线的延伸方向的两侧面)时尤为有效。

但是，近年来，随着半导体器件的小型化或多管脚化，彼此相邻的引线的间隔变小(窄)，因此难以像上述专利文献1那样在引线的两侧(两侧面)形成层差部。即，若彼此相邻的引线的间隔变窄，则难以实现上述专利文献1那样的在引线的周缘部(侧面)形成层差部的构造。

本发明的目的在于提供能够实现半导体器件的小型化或多管脚化的技术。

另外，本发明的其他目的在于提供能够实现半导体器件的防引线脱落对策的技术。

本申请发明的其他技术课题和新的特征能够从本说明书的记载和附图中得以明确。

简单说明用于解决本申请所公开的技术课题的手段中、具有代表性的实施方式的概要如下。

具有代表性的实施方式的半导体器件包括：芯片焊盘；多条引线；半导体芯片，其搭载在芯片焊盘的上表面；多条导线，其用于电连接半导体芯片的多个电极焊盘和多条引线；封装体，其用于封固半导体芯片和多条导线。多条引线在多条引线的各自的延伸方向上还分别具有：位于内侧端面侧的第1部分；和与第1部分相比位于外侧端面侧的第2部分，另外，在第1侧面的第1部分形成有第1层差部，在第2侧面的第2部分形成有第2层差部。再有，在第1侧面的第2部分没有形成第1层差部和第2层差部，在第2侧面的第1部分没有形成第1层差部和第2层差部。

发明效果

简单说明根据本申请公开的发明中具有代表性的实施方式所得到的效果如下。

能够实现半导体器件的小型化或多管脚化。

另外，能够实现半导体器件的防引线脱落对策。

附图说明

图1是表示本发明实施方式1的半导体器件的构造的一例的俯视图。

图2是透过封装体而示出图1的半导体器件的构造的俯视图。

图3是表示图1的半导体器件的构造的一例的仰视图。

图4是表示图1的半导体器件的构造的一例的侧视图。

图5是表示沿图2的A-A线剖切而得到的构造的一例的剖视图。

图6是表示图2的W部的构造的放大局部俯视图。

图7是表示沿图6的C-C线剖切而得到的构造的一例的剖视图。

图8是表示沿图6的D-D线剖切而得到的构造的一例的剖视图。

图9是表示沿图6的E-E线剖切而得到的构造的一例的剖视图。

图10是表示沿图6的F-F线剖切而得到的构造的一例的剖视图。

图11是表示在图1的半导体器件的组装中所使用的引线框架的构造的一例的局部俯视图。

图12是表示沿图11的B-B线剖切而得到的构造的一例的局部剖视图。

图13是表示图1的半导体器件的组装中的芯片焊接后的构造的一例的局部俯视图。

图14是表示沿图13的B-B线剖切而得到的构造的一例的局部剖视图。

图15是表示图1的半导体器件的组装中的导线接合后的构造的一例的局部俯视图。

图16是表示沿图15的B-B线剖切而得到的构造的一例的局部剖视图。

图17是表示图15的X部的构造的放大局部俯视图。

图18是表示图1的半导体器件的组装中的树脂注塑后的构造的一例的局部俯视图。

图19是表示沿图18的B-B线剖切而得到的构造的一例的局部剖视图。

图20是表示图1的半导体器件的组装中切割时的构造的一例的局部俯视图。

图21是表示沿图20的B-B线剖切而得到的构造的一例的局部剖视图。