[发明专利]基于FPGA的K近邻分类器

权利要求书

1.一种基于FPGA的K近邻分类器，包含： 

N+1个只读存储单元（1），其前N个只读存储器单元ROM(1)、ROM(2)、……ROM(N)，分别用于存储训练样本的N维特征数据，N=7；其最后一个只读存储器子模块ROM(N+1)用于存储训练样本的类别标签； 

串入并出单元（2），用于将串行输入的待测样本的N个特征数据转换成并行的N维特征数据，保存在N个寄存器中：R(1)，R(2)……R(N)中，并作为串入并出模块的输出； 

距离计算单元（3），设有N对输入端口和1个输出端口，分别与前N个只读储存器ROM(1)、ROM(2)、……ROM(N)和串入并出模块的N个输出端对应连接，用于计算待测样本特征Y与训练样本特征X之间的1范数距离S,其中Y＝(y₁,y₂,…y_N)，X＝(x₁,x₂,…x_N)，S＝||Y-X||1＝|y₁-x₁|+|y₂-x₂|+…+|y_N-x_N|； 

标签延时单元(4)，设有一个输入端口和一个输出端口，它与最后一个只读存储器模块ROM(N+1)的输出端口相连，用于延时最后一个只读存储器模块ROM(N+1)的输出数据，使该输出数据与距离计算单元的输出数据保持同步； 

K近邻选择单元(5)，设有两个输入端口和K个输出端口，分别与距离计算模块和标签延时模块的输出端口连接，用于对距离计算模块输出的距离数据进行排序，同时输出K近邻的类别标签，其中K=5； 

判决单元（6），用于对K近邻选择模块输出的K个类别标签进行判断，输出待测样本类别，该输出作为整个分类器的输出，其中高电平表示有目标，低电平表示无目标。 

2.根据权利要求1所述的基于FPGA的K近邻分类器，其特征在于：所述的距离计算单元，包括： 

并行的单输入浮点减法模块，设有N个输入端口和N个输出端口，这些端口与距离计算模块的输入端口一一对应相连接，用于计算y₁-x₁、y₂-x₂、……y_N-x_N，并输出N个计算结果； 

并行的单输入浮点绝对值模块，设有N个输入端口和N个输出端口，这些端口与N个并行的单输入浮点减法器的输出端口一一相连，用于计算|y₁-x₁|、|y₂-x₂|、……|y_N-x_N|，并输出N个计算结果； 

浮点加法模块，设有N个输入端口和1个输出端口，这些输入端口与并行的单输入浮点绝对值子模块的输出端口一一相连，它由N个单输入浮点加法子单元级联而成，用于计算S＝Y-X1＝|y₁-x₁|+|y₂-x₂|+…+|y_N-x_N|，并输出最后的1范数距离计算结果。 

3.根据权利要求1所述的基于FPGA的K近邻分类器，其特征在于：所述的K近邻选择单元，包括： 

排序模块,设有一个输入端口和K个输出端口，它的输入端口与距离计算模块的输出端口相连，用于对距离计算模块的输出数据进行排序，输出K个比较结果标志位； 

标签输出模块，设有K+1个输入端口和K个输出端口，第一个输入端口与最后一个只读存储器子模块ROM(N+1)的输出端口相连，其余K个输入端口与排序模块的K个输出端口相连，用于根据排序模块输出的K个比较结果标志位，输出K个最近邻的类别标签。 

4.根据权利要求1所述的基于FPGA的K近邻分类器，其特征在于：所述的判决单元，包括： 

整数加法模块，设有K个输入端口和一个输出端口,它的K个输入端口与判决单元的K个输入端口对应相连，用于计算K近邻选择单元输出的K个标签数据的和，并输出计算结果； 

整数比较模块，设有一个输入端口和一个输出端口，它的输入端口与整数加法模块的输出端口相连，用于将整数加法模块的结果与K/2进行比较，大于则输出高电平，小于则输出低电平。