[发明专利]分栅式闪存及其形成方法

说明书

技术领域

本发明涉及半导体技术，特别涉及一种分栅式闪存及其形成方法。

背景技术

在现有技术中，闪存（Flash）存储器已经成为非易失性半导体存储技术的主流，在各种各样的闪存器件中，基本分为两种类型：叠栅式闪存和分栅式闪存，由于叠栅式闪存存在过擦除问题，而分栅式闪存的一个控制栅同时作为选择晶体管（Select transister），有效的避免了过擦除效应，电路设计相对简单。而且，相比叠栅式闪存，分栅式闪存利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛的应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。

公开号为CN101465161A的中国专利文献公开了一种分栅式闪存，具体请参考图1，包括：半导体衬底10，位于所述半导体衬底10表面间隔排列的第一存储位单元50和第二存储位单元60，填充满所述第一存储位单元50和第二存储位单元60之间沟槽的字线40，所述字线40与第一存储位单元50、第二存储位单元60和半导体衬底10之间形成有隧穿氧化层70，位于所述半导体衬底10表面且位于所述第一存储位单元50一侧的源极20和位于所述第二存储位单元60另一侧的漏极30。其中，所述第一存储位单元40包括：位于所述半导体衬底10上的第一多晶硅浮栅52和位于所述第一多晶硅浮栅52表面的第一多晶硅控制栅51；所述第二存储位单元60包括：位于所述半导体衬底10上的第二多晶硅浮栅62和位于所述第二多晶硅浮栅62上的第二多晶硅控制栅61。

但现有的分栅式闪存工作效率不佳。

发明内容

本发明解决的问题是提供一种分栅式闪存及其形成方法，可以在保持控制栅和浮栅之间耦合电容不变的情况下，降低浮栅与字线的耦合电容，从而提高浮栅和控制栅之间的耦合系数，降低浮栅和字线之间的耦合系数，提高分栅式闪存的工作效率。

为解决上述问题，本发明技术方案提供了一种分栅式闪存，包括：半导体衬底，位于所述半导体衬底表面的字线，位于所述字线两侧的两个分立的存储位单元，所述两个存储位单元与字线之间具有隧穿氧化层，位于其中一个存储位单元远离字线一侧的半导体衬底内的源极，位于另一个存储位单元远离字线一侧的半导体衬底内的漏极；所述存储位单元包括位于所述半导体衬底表面的第一绝缘层、位于所述第一绝缘层表面的浮栅，位于所述浮栅表面的第二绝缘层，位于所述第二绝缘层表面的控制栅和覆盖所述浮栅、控制栅的侧墙结构；所述浮栅包括第一浮栅和第二浮栅，所述第一浮栅靠近字线的侧壁与字线的间距大于所述第二浮栅靠近字线的侧壁与字线的间距。

可选的，所述浮栅靠近字线的侧壁为阶梯型，所述第一浮栅位于浮栅的上半部分，所述第二浮栅位于浮栅的下半部分。

可选的，所述浮栅的总厚度范围为1000埃~2000埃，所述第二浮栅的厚度范围为100埃~300埃。

可选的，所述第一浮栅靠近字线的侧壁与字线之间的绝缘材料包括氧化硅、氮化硅、氮氧化硅其中的一种或几种。

可选的，所述第一浮栅靠近字线的侧壁与隧穿氧化层之间的间距范围为300埃~500埃。。

可选的，所述控制栅靠近字线的侧壁与字线之间的间距大于或等于所述第一浮栅靠近字线的侧壁与字线之间的间距。

可选的，所述浮栅的剖面形状为矩形，所述第二绝缘层和控制栅位于所述浮栅的顶部表面和侧壁表面。