[发明专利]一种指令高速缓冲存储器

说明书

技术领域

本发明涉及一种指令高速缓冲存储器。

背景技术

降低嵌入式系统的功耗能够延长电池的使用寿命。作为提高处理器内核取指令速度的关键部件，指令高速缓冲存储器（指令Cache）占据了系统很大一部分功耗，因为内核取指令几乎在程序执行的每个周期都发生。因此，有效降低指令Cache的功耗对于低功耗处理器的设计有着重要意义。

传统的N路组相联方式的指令Cache结构如图1所示，每一路的结构都相同，主要由标志（tag）存储器、数据（da ta）存储器和状态位（st）组成。当内核访问指令Cache时，tag存储器根据内核地址的索引位（Index）作为地址读出标志位，并同时与内核地址中的Tag位进行比较，如果第i路读出的标志位与内核地址中的Tag位相等，则表示命中，将第i路读出的数据发送给处理器内核；如果全部不相等，则表示没有命中，这时会启动一个访问主存的操作。为了达到处理器内核高速访问指令Cache的目的，指令Cache中tag存储器的访问和data存储器的访问是同时进行的。

从N路组相联指令Cache的工作原理可以看出，内核的取指操作需要进行大量的读tag存储器操作和读冗余的data存储器操作，这个过程需要消耗大量的功耗。如果能够减少访问tag存储器的功耗和消除冗余的data存储器的访问，则可以有效降低指令Cache的功耗。

在2007年8月27-29号的低功耗电子学与设计（ISLPED）会议上ZhangMingming等人发表的文章《Reducing Cache Energy Consumption by TagEncoding in Embedded Processors》中提出了一种基于标志位编码的低功耗指令Cache设计方法，它在传统的Cache结构中增加了一个小的寄存器组来保存最近访问的内核地址中的标志位，同时为Cache的每一行增加了一个3bits的状态寄存器来记录每一行标志位的状态。它的工作原理是：在内核访问指令Cache的时候，通过检测指令Cache中该组的标志位的状态来确定应该访问哪一路，减少了冗余的读tag存储器操作和冗余的读data存储器操作，从而可以有效降低指令Cache的功耗。

在2011年8月1-3号的低功耗电子学与设计（ISLPED）会议上Jongmin Lee等人发表的文章《TLB Index-based Tagging for Cache Energy Reduction》中提出了一种基于TLB的低功耗指令Cache设计方法，它将TLB的索引作为指令Cache的标志位，这种方法可以将tag存储器的位宽减小到传统结构中tag存储器位宽的四分之一，从而减小了指令Cache的面积，降低了指令Cache的功耗。

Zhang Mingming等人提出的基于标志位编码的低功耗指令Cache设计方法有如下缺点：

（1）它需要为指令Cache的每一行增加一个3bits的状态寄存器来记录每一行标志位的状态，这样会增加指令Cache的面积，而且对这些状态寄存器的访问也需要消耗一部分功耗；

（2）对于检测出的那一路Cache单元仍然需要对tag存储器进行读操作，tag存储器仍然需要消耗一部分功耗。

Jongmin Lee等人提出的基于TLB的低功耗指令Cache设计方法有如下不足：

（1）对于多路组相联指令Cache，不能减少冗余的读tag存储器操作和冗余的读data存储器操作；

（2）tag存储器的位宽虽然可以减小到传统结构中tag存储器位宽的四分之一，但是它仍然需要消耗一部分功耗。

发明内容

本发明的目的是提供一种能解决上述缺陷的指令高速缓冲存储器。

本发明提供了一种指令高速缓冲存储器，包括：标志缓冲器，其每一行用于存储一个指令地址标志位；多路存储单元，每一路存储单元对应所述标志缓冲器的每一行，每一路存储单元的每一行用于存储一个指令块及其对应的一个状态位；以及控制单元，用于将内核地址中的标志位与所述指令地址标志位相比较，按照内核地址中的索引位查询所述状态位，并且根据比较结果和查询结果对所述指令块的读取进行控制。

优选地，所述比较结果是内核地址中的标志位与所述标志缓冲器中一个指令地址标志位相同，所述查询结果是所述状态位为有效，所述控制单元用于：根据所述索引位从所述多路存储单元中读取所述指令块。