[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术，特别涉及半导体器件及其制造方法。

背景技术

半导体器件的性能提高是半导体和集成电路领域的持续要求。随着半导体器件的性能逐渐提高，对半导体器件和集成电路的高度集成化和微型化的要求也越来越高。另一方面，半导体器件尺寸缩放也成为半导体制造工艺面临的重要挑战。

例如，图1示出了现有技术中的一种金属氧化物半导体器件（MOS）10的示例性的结构示意图。

如图1所示，MOS 10包括半导体衬底100、位于半导体衬底100表面上的栅电极115、以及覆盖栅电极115的电介质层160。栅电极115的侧墙形成有间隔件110。在栅电极115与衬底100表面之间可以设置栅极绝缘膜105。在电介质层160中形成有接触孔165。接触孔165中填充有塞170，例如钨塞。接触孔165的侧墙和底部可以形成有导电层，诸如Ti或TiN膜。接触孔165和塞170构成接触件。

如图所示，各个接触孔165分别与位于半导体衬底100表面和栅电极115顶部的内部互连层125接触。特别地，由于接触孔165布置于相邻栅电极115之间，且耦接至半导体衬底100表面上的内部互连层125，因此，在设计器件的栅极－栅极间距时，必须考虑接触件的尺寸。此外，栅极间隔件、接触件到有源区规则等也影响了栅极－栅极间距，进而影响了半导体器件尺寸缩放。

如上所述，传统的半导体器件制造工艺存在局限性。诸如MOS的半导体器件结构的栅极－栅极间距受限于栅极间隔件、接触件尺寸以及接触件到有源区规则。因而，在尺寸缩放方面受到限制。

因此，本技术领域存在对改进的半导体器件及其制造方法的持续需求。

发明内容

本发明的一个目的是解决现有技术中存在的上述问题中的部分或全部。

根据本公开的实施方式的一个方面，提供一种制造半导体器件的方法。该方法可以包括：在半导体衬底上形成具有预定间距的多个栅电极；形成覆盖栅电极的侧墙的间隔件；在半导体衬底的表面上沉积内部互连层，内部互连层覆盖栅电极及间隔件；选择性蚀刻去除内部互连层，以保留内部互连层的位于相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的至少一部分；以及形成位于所保留的内部互连层上并与其接触的接触件。

根据本公开的实施方式的另一个方面，提供一种制造半导体器件的方法，包括：在半导体衬底上形成具有预定间距的多个栅电极；形成覆盖栅电极的表面的硬掩模层；形成覆盖栅电极的侧墙的间隔件；在半导体衬底的表面上沉积内部互连层，内部互连层覆盖硬掩模层及间隔件；选择性蚀刻去除内部互连层，以保留内部互连层和硬掩模层的与相邻栅电极的一部分重叠的部分，以及保留内部互连层延伸到相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的部分；以及形成位于所保留的内部互连层上并与其接触的接触件。

根据本公开的实施方式的另一个方面，提供一种半导体器件，包括：在半导体衬底上的具有预定间距的多个栅电极，栅电极的侧墙覆盖有间隔件；位于相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的内部互连层；以及位于内部互连层上并与其接触的接触件。

根据本公开的实施方式的另一个方面，提供一种半导体器件，包括：在半导体衬底上的具有预定间距的多个栅电极，栅电极的侧墙覆盖有间隔件；与相邻栅电极的一部分重叠的内部互连层，在内部互连层与相应的栅电极的表面之间具有绝缘层，内部互连层延伸到相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上；以及位于内部互连层上并与其接触的接触件。

附图说明

下面关于一些示例实施例的详细描述在结合附图来阅读时将会更好理解。但是，应当理解，示例实施例并不限于所示出的精确布置和手段。在附图中，始终使用相似的数字来指示相似的元件。而且，结合附图及前面的技术领域和背景技术，随后的详细描述及所附的权利要求将使其它所希望的特征和特性变得明显。

为了图示的简单和清晰起见，附图示出了构造的一般方式，并且可以省略关于众所周知的特征和技术的描述和细节以避免不必要地使所示实施例的方面难以理解。另外，在附图中的元件不一定按比例画出。并且，附图中的填充线仅是为了例示的目的，而不构成对本发明的限制。在附图中：

图1是示出传统的MOS的示例性结构的示意图；

图2是示出根据本发明一个实施例的半导体器件在制造过程中的示意截面图；

图3是示出根据本发明一个实施例的半导体器件在制造过程中的示意截面图；