[发明专利]应用于网络处理器中的DDR3存储器的控制器

说明书

技术领域

本发明涉及控制器技术领域，特别是存储器的控制器技术领域，具体是指一种应用于网络处理器中的DDR3存储器的控制器。

背景技术

网络处理器由于其速度快、可编程性能好而成为下一代网络产品的核心器件，随着网络的不断发展，网络处理器的线速要求越来越高；DDR3是目前比较通用的高速、大容量的双速率同步存储器，且价格低廉。所以网络处理器中实时数据大量读取和路由表频繁访问都通过DDR3进行，于是网络处理器对DDR3接口的带宽和速度都提出了较高的要求；且要求随着网络线速提升，DDR3控制器也随之升级。

传统的DDR3控制器主要采用缩短延时机制，中国专利CN102543195A，（王宏斌，一种DDR控制器及其实现方法和芯片）公开了一种利用预判的方式来隐藏bank激活和预充电延时的机制（图1所示），即通过先将命令缓存起来并预判断该命令是否是和下一条命令在同一行中，如果是在同一行中，就继续执行该队列命令，否则跳转到另一队列执行命令。这种方式只能提高的效率有限，只有隐藏在不同bank或不同行的读写之间的延时，提高前的效率值为η_before＝n·t_WL/(n·t_WL+t_RP+t_RCD)，其中t_WL，t_RP，t_RCD分别代表一次读写时间，预充电时间和激活时间，且它们的值大小差不多；n的大小是由程序员来决定连续分配到同一bank同一行的数据个数，分配较均衡时该算法提高的效率十分有限，难以满足网络处理器中DDR3控制器的性能提升要求。

发明内容

本发明的目的是克服了上述现有技术中的缺点，提供一种采用并行接收与处理单元、两级缓存结构及隐藏刷新延时，从而大幅度提高存储器的访存效率，满足网络处理器的要求，且结构简单，成本低廉，应用范围较为广泛的应用于网络处理器中的DDR3存储器的控制器。

为了实现上述的目的，本发明的应用于网络处理器中的DDR3存储器的控制器具有如下构成：

该应用于网络处理器中的DDR3存储器的控制器包括并行总线接口模块、缓存模块和DDR3存储器接口模块。所述的并行总线接口模块包括至少两路并行的总线接口，每一路总线接口均包括总线接口单元和与所述的总线接口单元相连的功能操作单元，所述的总线接口单元用以从总线获得DDR3存储器存访命令，所述的功能操作单元用以执行所述的存访命令，所述的各功能操作单元均分别连接所述的缓存模块，所述的缓存模块通过所述的DDR3存储器接口模块连接DDR3存储器。

该应用于网络处理器中的DDR3存储器的控制器中，所述的功能操作单元包括数据读写子单元、原子操作子单元和队列操作子单元。

该应用于网络处理器中的DDR3存储器的控制器中，所述的并行总线接口模块包括四路并行的总线接口。

该应用于网络处理器中的DDR3存储器的控制器中，所述的缓存模块包括与所述的并行的总线接口数量相同的一级缓存和一个二级缓存，所述的各一级缓存均分别连接于一路总线接口的接口单元，并均连接所述的二级缓存，所述的一级缓存用以存储最近写入的且未被读出的数据包以及最常用的路由表；所述的二级缓存连接所述的DDR3存储器接口模块，用以存储常用路由表。

该应用于网络处理器中的DDR3存储器的控制器中，所述的DDR3存储器接口模块包括：六个FIFO、两个计算器、两个预判逻辑单元、一个状态命令转换单元和一个初始化逻辑单元。

所述的六个FIFO中第一FIFO和第二FIFO为第一组命令FIFO、第三FIFO和第四FIFO为第二组命令FIFO，所述的第一组命令FIFO和第二组命令FIFO用于存放所述的访存命令，偶数bank的读写请求命令存储于所述的第一FIFO和第三FIFO，奇数bank的读写请求命令存储于所述的第二FIFO和第四FIFO，第五FIFO为读数据FIFO，第六FIFO为写数据FIFO；

两个计算器中第一计数器分别连接于所述的第一组命令FIFO的第一FIFO和第二FIFO，第二计数器分别连接于所述的第二组命令FIFO的第三FIFO和第四FIFO，用以在一个计数器所连接的该组命令FIFO进行读写处理时进行计数，并在达到刷新周期时，跳转到另一组命令FIFO进行读写处理，以此隐藏刷新时钟周期，达到隐藏刷新时延的目的；