[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种在后栅工艺中能有效控制栅极线条精细度的半导体器件制造方法。

背景技术

MOSFET器件等比例缩减至45nm之后，器件需要高介电常数(高k)作为栅极绝缘层以及金属作为栅极导电层的堆叠结构以抑制由于多晶硅栅极耗尽问题带来的高栅极泄漏以及栅极电容减小。为了更有效控制栅极堆叠的形貌(profile)，业界目前普遍采用后栅工艺，也即通常先在衬底上沉积多晶硅等材质的假栅极，沉积层间介质层(ILD)之后去除假栅极，随后在留下的栅极沟槽中填充高k/金属栅(HK/MG)膜层的堆叠。

值得注意的是，在现有的后栅工艺中，衬底中轻掺杂源漏区(LDD结构的源漏延伸区或者晕状的halo结构)的形成往往需要在形成假栅极堆叠之后利用偏移侧墙来实现，这使得最终器件栅极控制下沟道区的长度为假栅极宽度与2倍偏移侧墙厚度之和，无法有效地实现精细的小尺寸器件，性能提高程度有限。

此外，受限于假栅极线条的光刻/刻蚀工艺，线条的上下宽度往往不等，通常其下方宽度要大于上方宽度，从而形成了正梯形剖面。这种梯形剖面在后续去除假栅极形成栅极沟槽以及在栅极沟槽中填充形成栅极堆叠时，会影响栅极金属的填充，使得栅极中存在孔洞、乃至断点，影响了器件的性能、降低了可靠性。

而现有技术中为了提高(假)栅极线条的准直度，需要采用较复杂、昂贵的高级光刻/刻蚀工艺，提高了制造成本以及增大了耗费时间。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的半导体器件制造方法，能有效地控制栅极线条的精细度，同时由于侧墙的形貌的特点导致用该方法形成的器件更加有利于高K金属栅极的填充。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成假栅极绝缘层和假栅极层；光刻/刻蚀假栅极绝缘层和假栅极层形成假栅极堆叠；去除假栅极层，形成栅极沟槽；在栅极沟槽中形成内侧墙。

其中，形成假栅极堆叠之后，直接以假栅极堆叠为掩模，进行源漏轻掺杂，形成源漏扩展区和/或晕状源漏掺杂区。

其中，形成假栅极堆叠之后，还包括在假栅极堆叠两侧衬底上形成栅极侧墙。

其中，栅极侧墙为多层结构。

其中，形成栅极侧墙之后，还包括以栅极侧墙为掩模，进行源漏重掺杂，形成源漏区。

其中，形成假栅极堆叠之后，还包括在衬底上形成层间介质层。

其中，采用湿法刻蚀和/或干法刻蚀去除假栅极层，停留在假栅极绝缘层上。

其中，湿法刻蚀采用TMAH腐蚀液，干法刻蚀包括氧等离子体刻蚀、氟基或氯基等离子体刻蚀、反应离子刻蚀。

其中，内侧墙包括氧化硅、氮化硅、DLC及其组合。

其中，假栅极绝缘层包括氧化硅、高k材料及其组合，假栅极层包括多晶硅、非晶硅、SiGe、Si:C、非晶锗、非晶碳及其组合。

其中，去除假栅极层之后，进一步包括去除假栅极绝缘层。

依照本发明的半导体器件制造方法，在去除假栅极形成的栅极沟槽中形成内侧墙，减小了栅极线宽，提高了高k金属栅的填充率，提高了器件的性能和可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图4为依照本发明的半导体器件制造方法各步骤的示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效控制栅极线条精细度的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

以下参照图1～图4各个步骤的示意图，来详细描述本发明的技术方案。

参照图1的剖视图，在衬底上形成假栅极绝缘层和假栅极层，光刻/刻蚀形成假栅极堆叠。