[发明专利]一种在Ⅲ-Ⅴ化合物半导体衬底制作超浅结的方法

说明书

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及一种在Ⅲ-Ⅴ化合物半导体衬底制作超浅结的方法，该超浅结可以应用于栅长低于100nm的Ⅲ-Ⅴ化合物基MOSFET器件。 

背景技术

随着器件特征尺寸缩小到100纳米技术代及以后，继续缩小加工尺寸将遇到一系列器件物理的限制和互连问题的严重影响，为了弥补关键尺寸缩小给传统平面型晶体管带来的负面效应，围绕实现全耗尽型晶体管和开发新型晶体管材料，主要有三种解决方案：转向立体型晶体管结构、转向全耗尽型技术以及转向Ⅲ-Ⅴ族技术。在这三种方案中，尽管Intel将推出量产的基于22nmFin-FET工艺的ivy bridge处理器，然而从长远看来硅基材料由于其本身物理性质(如载流子迁移率相对较低)等的制约，性能很难再有很大提升。 

而在硅上外延Ⅲ-Ⅴ和Ge，分别利用它们的高电子及空穴迁移率，愈将成为大势所趋。而Ⅲ-Ⅴ族MOSFET器件工艺发展至今，仍存在部分技术难点。其中如何用简便兼容的方法，尤其是在纳米级小尺寸器件的超薄源漏方面将会使制约器件发展的一个瓶颈之一。针对超薄源漏，单分子层掺杂(monolayer doping，MLD)一种易于实施、可靠的方法，就是利用Ⅲ-Ⅴ族晶体丰富的表面化学作用和自限制单分子层构建反应。MLD工艺对于不同纳米结构材料的p型和n型掺杂都同样适用，不论是自顶向下或者是自底向上技术也同样适用；或者采用大原子材料作为扩散阻挡层，将小原子的Ni、Ti或它们的合金在退热方式下将其推进衬底层形成金属合金结，已形成成源漏区，再采用选择性刻蚀将阻挡层金属和残留扩散金属去除。 

这个研究主要集中在器件源漏区域上，随着器件尺寸的减小源漏的寄 生电阻已成了影响器件性能的主要问题之一，这个问题已经成为了本领域研究的热点。如果能找到一个简单易行的方案形成超浅结能能很高的提高小尺寸器件的性能。 

发明内容

(一)要解决的技术问题 

有鉴于此，本发明的主要目的在于提供一种在Ⅲ-Ⅴ化合物半导体衬底制作超浅结的方法，以解决100纳米以下Ⅲ-Ⅴ族MOSFET器件的源漏问题，获得高性能的Ⅲ-Ⅴ族MOSFET器件。 

(二)技术方案 

为达到上述目的，本发明提供了一种在Ⅲ-Ⅴ化合物半导体衬底制作超浅结的方法，包括： 

在Ⅲ-Ⅴ化合物半导体单晶衬底或外延衬底材料上沉积阻挡层，利用退火工艺将钝化在衬底材料表面的硫扩散至Ⅲ-Ⅴ化合物半导体衬底内形成超浅结；或者 

在Ⅲ-Ⅴ化合物半导体单晶衬底或外延衬底材料上沉积大原子的难容金属作为阻挡层，利用退火工艺将沉积在难容金属上与Ⅲ-Ⅴ化合物单晶易形成合金的小原子金属扩散至Ⅲ-Ⅴ化合物半导体衬底表面形成合金超浅肖特基结；或者 

对Ⅲ-Ⅴ化合物衬底表面使用硫化铵形成钝化层，以难容金属作为阻挡层，利用退火工艺将沉积在难容金属上与Ⅲ-Ⅴ化合物单晶易形成合金的金属和硫扩散至Ⅲ-Ⅴ化合物半导体衬底表面形成具有S-Ni混合相的合金超浅结。 

上述方案中，所述Ⅲ-Ⅴ化合物半导体单晶衬底为InGaAs单晶衬底、GaAs单晶衬底或InP单晶衬底，所述Ⅲ-Ⅴ化合物半导体外延衬底为InGaAs单晶衬底、GaAs单晶衬底或InP单晶衬底的异质外延单晶材料衬底。 

上述方案中，所述在Ⅲ-Ⅴ化合物半导体单晶衬底或外延衬底材料上沉积阻挡层的步骤中，阻挡层采用Al₂O₃、Si₃N₄或SiO₂。 

上述方案中，所述在Ⅲ-Ⅴ化合物半导体单晶衬底或外延衬底材料上沉积阻挡层的步骤中，沉积方法采用ALD沉积、PECVD沉积或溅射，沉积温度范围在60～200℃之间。 

上述方案中，所述利用退火工艺将钝化在衬底材料表面的硫扩散至Ⅲ-Ⅴ化合物半导体衬底内形成超浅结的步骤中，退火工艺采用低温退火工艺，温度范围在200～600℃之间。 

上述方案中，所述在Ⅲ-Ⅴ化合物半导体单晶衬底或外延衬底材料上沉积大原子的难容金属作为阻挡层的步骤中，采用溅射或蒸发来淀积大原子的难容金属，该难熔金属的厚度介于单个原子层与30纳米之间。 

上述方案中，所述在Ⅲ-Ⅴ化合物半导体单晶衬底或外延衬底材料上沉积大原子的难容金属作为阻挡层的步骤中，难融金属采用W、Ta、Mo、TaN或Pt中的任意一种，或者采用W、Ta、Mo、TaN或Pt的任意组合。