[发明专利]制造半导体器件的方法

说明书

技术领域

本发明涉及一种制造半导体器件的方法，且更具体地涉及一种制造具有多个彼此堆叠的半导体芯片的半导体器件的方法。

背景技术

近年来，半导体芯片的集成密度逐年提高，这致使芯片尺寸增大并促进布线的小型化和多层结构。同时，为了实现高密度安装，需要将半导体器件制造成具有更小尺寸并更薄。

为了契合上述需求，已经研发出一种被称为MCP（多芯片封装）的技术，该技术以高密度方式将多个半导体芯片安装到一个封装衬底上。

特别地，被称为CoC（芯片上芯片）型的半导体器件已经得到关注。CoC型半导体器件包括由多个彼此堆叠的半导体芯片构成的堆叠体。在CoC型半导体器件中，各个半导体芯片都例如具有约50μm或更小的厚度并具有被称为TSV（硅通孔）的贯穿电极。

日本专利申请特开No.2010-251347公开了一种制造CoC型半导体器件的方法，该方法通过堆叠多个半导体芯片，同时连接半导体芯片的贯穿电极，形成第一密封树脂层（底部填料），以覆盖多个堆叠的半导体芯片（以下称为“芯片层叠体”）的外围并填充半导体芯片之间的间隙，以及在其上形成了预定布线的封装衬底上连接并固定其上形成了第一密封树脂层的芯片层叠体。

但是，根据日本专利申请特开No.2010-251347中公开的制造半导体器件的方法，在填充了底部填料（第一密封树脂层）的芯片堆叠体周围，由于底部填料导致会形成填角（fillet）。取决于填角的扩展程度，其上已经形成了底部填料的芯片层叠体（即，换言之，由底部填料和芯片层叠体构成的结构）的外部尺寸变得不规则，这致使不能管理外部尺寸。

如果上述填角较大，则担心每次在将其上形成了底部填料的芯片层叠体安装到封装衬底的处理以及后续处理中加热芯片层叠体时，由于填角部分膨胀和收缩，应力会施加至构成芯片层叠体的薄半导体芯片。

如果应力施加至芯片层叠体，则担心会在芯片中出现裂纹，或者在半导体芯片被连接在一起的凸块接合区域可能破裂。

发明内容

在本发明的一个方面中，提供一种制造半导体器件的方法，该方法包括：堆叠多个半导体芯片以形成第一芯片层叠体；提供底部填料以填充半导体芯片之间的间隙，从而在第一芯片层叠体周围形成填角部分；以及修整填角部分以形成第二芯片层叠体。

在本发明的另一方面中，提供一种制造半导体器件的方法，该方法包括：堆叠多个半导体芯片以在相邻的半导体芯片之间形成间隙；向相邻的半导体芯片之间的间隙提供密封树脂，从而使一部分密封树脂从至少一个半导体芯片的一侧表面突出；以及修整密封树脂的突出部分以形成平坦表面。

根据本发明的上述方面，能避免第二芯片层叠体的外形的差异，因为填角部分已经被修整。因此能管理第二芯片层叠体的外部尺寸。

因为第二芯片层叠体的外部尺寸变得稳定，因此能改善第二芯片层叠体由处理时的外力造成的应力。

此外，因为修整了填角部分，因此能在加热具有底部填料的第二芯片层叠体时降低底部填料的应力。

因此能避免制造得较薄的半导体芯片（例如具有50μm或更小厚度的半导体芯片）破裂或芯片裂纹，以及半导体芯片之间的连接部（接合区域）的破裂。

此外，第二芯片层叠体在尺寸上可更小，因为填角部分被修整。因此，采用第二芯片层叠体的半导体器件在尺寸上可更小。

附图说明

图1是根据本发明第一实施例的半导体器件的截面图；

图2至5、6A、6B、7A、7B、8、9、10A、10B以及11至16是示出制造根据本发明第一实施例的半导体器件的工艺的示意图；

图17是根据本发明第二实施例的半导体器件的截面图；

图18是根据本发明第三实施例的半导体器件的截面图；

图19是根据本发明第四实施例的半导体器件的截面图；以及

图20至24是示出制造根据本发明第四实施例的半导体器件的工艺的示意图。

具体实施方式

以下，将参考附图详细说明本发明的实施例。顺便提及，以下说明书中采用的附图用于说明本发明实施例的构造。附图中所示的各个部分的大小、厚度、尺寸以及其他因素可与实际半导体器件的尺寸关系不同。

（第一实施例）

现在参考图1，第一实施例的半导体器件10是CoC（芯片上芯片）型半导体器件。半导体器件10包括布线衬底11、布线凸块12、具有底部填料的芯片层叠体13、第一密封树脂14、第二密封树脂15以及外部连接端子17。