[发明专利]向存储器提供低延时错误纠正码能力

说明书

相关申请的交叉引用

本公开根据35 U.S.C.§119(e)要求于2011年11月23日提交的、题为“Method of Low Latency ECC for Non-ECC DDR InterfaceConfiguration”的美国临时申请No.61/563,368和于2012年4月13日提交的、题为“Method of Low Latency ECC for Non-ECC DDRInterface Configuration”的美国临时申请No.61/623,864的优先权权益，其公开内容通过引用整体并入于此。

技术领域

本公开涉及用于存储器的错误纠正码(ECC)能力。

背景技术

存储器器件，诸如动态随机存取存储器(DRAM)可以包括存储器单元。每个存储器单元通常可以通过例如在电容器中保持或者不保持电荷来存储一个比特的信息。电荷的存在或者不存在例如在存储电荷时指示逻辑1而在不存储电荷时指示逻辑0。电扰动，诸如来自噪声或者辐射的干扰可能改变一个或者多个存储器单元的内容或者干扰用来读取数据和向存储器单元写入数据的电路。另外，存储器器件被设计成以越来越高的吞吐速率和越来越低的功率消耗进行操作，这可能造成越来越高的比特错误率。比特错误可能引起数据损坏、安全弱点或者系统崩溃。

错误纠正码(ECC)可以用来检测并且纠正比特错误。ECC通过生成与数据一起存储于存储器器件中的ECC数据，例如，冗余比特或者奇偶校验比特来对数据进行编码。例如，可以针对32比特数据或者64比特数据生成8个奇偶校验比特。针对32比特数据生成8比特奇偶校验的ECC通常可以检测32比特数据中的两个比特错误并且纠正一个比特错误。类似地，针对64比特数据生成8比特奇偶校验的ECC通常可以检测64比特数据中的两个比特错误并且纠正一个比特错误。

通常，在系统中使用ECC存储器器件来提供ECC能力。ECC存储器器件可以包括被设计用于存储ECC信息的额外存储器芯片。ECC存储器器件也可以包括下述接口：该接口可以提供对数据字及其对应ECC信息的同时访问。例如，可以针对每个32比特数据字提供8比特奇偶校验的ECC存储器器件可以包括40比特宽的接口用于访问32比特数据字。类似地，可以针对每个64比特数据字提供8比特奇偶校验的ECC存储器器件可以包括72比特宽的接口以用于访问64比特数据字。

传统ECC存储器器件通常通过针对数据字提供8比特奇偶校验来向数据字应用ECC保护。例如，40比特ECC存储器器件支持用于32比特数据字的8比特奇偶校验，这提供1比特错误纠正和2比特错误检测。当将向ECC存储器写入完整32比特数据字时，ECC存储器器件可以向ECC存储器直接写入32比特数据字和8比特奇偶校验。当将向ECC存储器写入部分32比特数据字时，ECC存储器器件可能需要执行读取-修改-写入(RMW)以向ECC存储器写入部分32比特数据字和8比特奇偶校验。

对于RMW，ECC存储器器件从ECC存储器读取与部分32比特数据对应的40比特ECC码字(32比特数据字和8比特奇偶校验)并且使用ECC对从ECC存储器读取的32比特数据字执行错误检测、纠正或者二者。继而，将要向ECC存储器写入的部分32比特数据字合并到从ECC存储器读取的32比特数据字中以生成新32比特数据字。ECC存储器器件针对该新32比特数据字生成新8比特奇偶校验并且向ECC存储器写入新ECC码字。

然而，RMW可能由于减少数据吞吐量并且增加访问延时而明显影响存储器器件的性能。为了向ECC存储器写入部分32比特或者64比特数据字，ECC存储器器件需要执行读取操作和写入操作。这可能降低可以向存储器器件写入数据的速率并且增加向存储器器件写入数据所需要的时间量。

此外，消费者可能选择使用并不支持ECC存储器器件的系统，但是可能仍然希望有ECC能力。支持ECC存储器器件的系统可以与比不支持ECC存储器器件的系统高的成本相关联。例如，支持ECC存储器器件的系统部件，诸如主板、芯片组和处理器可能比不支持ECC存储器器件的系统部件昂贵。即使当系统支持ECC存储器器件时，消费者仍然可能选择使用非ECC存储器器件，但却仍希望有ECC能力。ECC存储器器件可能由于ECC存储器器件提供的用于实现ECC功能的额外存储器芯片和更宽的接口而比非ECC存储器器件昂贵。

发明内容