[发明专利]占空比调整电路

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种不受制造工艺、电压、温度参数影响的占空比调整电路。

背景技术

随着集成电路工艺的不断发展，芯片的工作速度持续提高，工作速度的提高意味着更苛刻的时序精度，因此，对系统时钟性能的要求也在不断的提高。时钟的占空比是时钟性能中一个比较重要的性能指标。占空比（Duty Cycle）通常指在一串理想的脉冲周期序列中（如方波），正脉冲的持续时间与脉冲周期的比值。如：占空比为50%则意味着高电平时钟周期的宽度等于低电平时钟周期的宽度。就目前而言，50%的占空比对数据的传输较有利，也是系统稳定工作的必要条件之一。例如：对于双倍速率同步动态随机存储器(DDR-SDRAM，DoubleData Rate Synchronous Dynamic Random Access Memory)而言，其是一个时钟周期内传输两次数据，即在时钟的上升沿和下降沿各传输一次数据，因此，时钟占空比达到50%就显得尤为重要。

在实际应用场合中，由于需要较高的频率和严格的同步，系统时钟一般通过时钟数据恢复电路（CDR，Clock and Data Recovery）、锁相环（PLL，Phase-Locked Loop）或延迟锁相环（DLL，Delay-Locked Loop）来产生。由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经倍频、同步后产生的时钟往往不能保证50%的占空比。此外，即使产生的时钟占空比为严格的50%，在之后的时钟信号的传输过程中，由于传输链路中存在的系统及工艺偏差，占空比也会发生失调，且在频率较高的情况下，占空比的失调甚至可以使得时钟信号不能正常翻转，因此导致严重的时序错误。故除了对PLL、DLL产生的系统时钟的占空比进行调整外，也需要对输入时钟的占空比进行调整。

占空比调整电路（duty cycle correction circuit）或占空比调整器（DDC，DutyCycle Corrector）用于调整时钟信号的占空比。占空比调整电路通常可以分为数字调整方式或模拟调整方式的占空比调整电路。数字调整方式的占空比调整电路通常具有较高的环路稳定性和较快的调整时间，但调整精度和调整的频率的范围、占空比范围有限，且结构复杂。模拟调整方式的占空比调整电路则具有高精度、宽范围、结构简单的特点。

图1是现有的占空比调整电路。如图1所示的占空比调整电路为一反馈系统，其中延时单元(DU，Delay Unit)包括多个串接的反相器。电荷泵CPA为电容C5提供充电电流和放电电流，电荷泵CPB为电容C6提供充电电流和放电电流。电容C5的充放电时间由CK₂₀决定，电容C6的充放电时间由环形振荡器(RO，Ring Oscillator)输出的时钟信号决定。图1中所示的占空比调整电路通过改变电容C5一端的电压V5来改变控制电压V₁₀，进而通过控制电压V₁₀的变化来调整输入时钟信号CK₁₀的占空比，以使得最终经过DU输出的时钟信号CK₂₀的占空比达到50%。

发明人发现，采用图1的占空比调整电路对输入的时钟信号CK₁₀如：占空比小于50%的方波或正弦波，或者占空比大于50%的方波或正弦波等，进行调整后输出的时钟信号CK₂₀的占空比往往达不到50%。

发明人经过研究确定输出时钟信号CK₂₀的占空比达不到50%的主要原因是由于图1中所示的放大器的反相输入端输入的参考电压V6不稳而导致的，而参考电压V6则取决于与电荷泵CPB相连的电容C6一端的电压。一般来说电荷泵CPB输出的充电电流和放电电流是相等的，因此，若对电容C6充电的时间和放电的时间相等，则电容C6一端的电压会保持稳定，也即输入放大器反相输入端的参考电压V6是稳定的。然而对电容C6进行充电和放电的时间取决于为电荷泵CPB提供时钟信号的RO。对于RO而言，其通常由首尾相连的反相器实现，反相器是由晶体管构成的，晶体管的性能及RO的工作电压都会对RO输出的时钟信号有所影响。