[发明专利]CMOS晶体管的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种CMOS晶体管的形成方法。

背景技术

MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。但当半导体技术进入45纳米以下节点时，传统的平面式MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管（Fin FET）是一种新兴的多栅器件，它一般包括具有高深宽比的半导体鳍部，覆盖部分所述鳍部的顶部和侧壁的栅极结构，位于所述栅极结构两侧的鳍部内的源区和漏区。

图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。所述鳍式场效应晶体管包括：半导体衬底100，所述半导体衬底100上形成有凸出的鳍部102，所述鳍部102一般是通过对所述半导体衬底100刻蚀后形成的；介质层101，覆盖所述半导体衬底100的表面以及所述鳍部102的侧壁的一部分；栅极结构103，横跨在所述鳍部102上，覆盖所述鳍部102的部分顶部和侧壁，所述栅极结构103包括栅介质层（图中未示出）和位于栅介质层上的栅电极（图中未示出）。

现有技术在形成鳍式CMOS晶体管的工艺中，通过不同的技术手段对鳍式场效应晶体管的沟道区域施加应力以提高载流子迁移率，从而提高整个器件的性能。例如，通过将应力层沉积于鳍式场效应晶体管上，通过退火将应力层的应力施加到鳍式场效应管的沟道区域，退火之后，施加在鳍式场效应管沟道区域的应力被“记忆”，提高了载流子迁移率。另外，还可以对NMOS的源区和漏区刻蚀后外延生长SiC材料，对PMOS的源区和漏区刻蚀后外延生长SiGe材料，由于SiC材料的晶格常数小于沟道区域Si材料的晶格常数，SiGe材料的晶格常数大于沟道区域Si材料的晶格常数，可以在NMOS的沟道区域引入拉伸应力，在PMOS的沟道区域引入压缩应力，提高载流子迁移率。

但是现有技术在制备具有应力的鳍式场效应管的过程中，先对NMOS和PMOS的源区和漏区进行掺杂，对NMOS的源区和漏区进行掺杂时需要光刻形成覆盖PMOS区域的掩膜层，进行N型离子注入；对PMOS的源区和漏区进行掺杂时需要光刻形成覆盖NMOS的掩膜层，进行P型离子注入。再分别对NMOS和PMOS的沟道区域引入应力，包括：对NMOS的源区和漏区进行刻蚀，外延生长SiC材料；对PMOS的源区和漏区进行刻蚀，外延生长SiGe材料。现有工艺形成具有应力的鳍式CMOS晶体管的工艺复杂。

其他有鳍式CMOS场效应晶体管的形成方法还可以参考公开号为US2012171832A1的美国专利申请，其公开了一种鳍式场效应晶体管的结构及其形成方法。

发明内容

本发明解决的问题是现有技术形成具有应力的鳍式CMOS晶体管的工艺复杂。

为解决上述问题，本发明提供了一种CMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域，所述NMOS区域和PMOS区域之间具有隔离结构，所述NMOS区域和PMOS区域的半导体衬底表面具有凸起的鳍部，位于所述鳍部上的栅极结构，所述栅极结构覆盖部分所述鳍部的顶部和侧壁，位于所述栅极结构两侧的鳍部内的源区和漏区；对所述NMOS区域和PMOS区域的源区和漏区进行预非晶化注入（PAI：Pre-Amorphization Implantation）；刻蚀所述NMOS区域和PMOS的源区和漏区，形成第一开口，所述第一开口的深度小于所述预非晶化注入的深度，在所述第一开口内形成NMOS嵌入式源区和漏区；形成阻挡层，所述阻挡层具有暴露所述PMOS区域的第二开口；沿所述第二开口刻蚀PMOS区域的源区和漏区，去除PMOS区域的NMOS嵌入式源区和漏区和预非晶化注入区域，形成第三开口，在所述第三开口内形成PMOS嵌入式源区和漏区。

可选的，所述对NMOS区域和PMOS区域的源区和漏区进行预非晶化注入，所述预非晶化注入区域的底面到所述隔离结构顶表面的距离小于40nm。

可选的，所述第一开口的深度小于所述鳍部的高度的40%，所述鳍部的高度为所述鳍部暴露于所述隔离结构顶表面之上的部分的高度。

可选的，还包括：在对所述NMOS区域和PMOS区域的源区和漏区进行预非晶化注入后，在所述半导体衬底上形成介质层，所述介质层覆盖NMOS区域和PMOS区域的栅极结构、源区和漏区；回刻蚀所述介质层，形成位于所述栅极结构两侧的侧墙。

可选的，所述在半导体衬底上形成的介质层为氮化硅层，所述氮化硅层具有拉伸应力。

可选的，所述氮化硅层的厚度为20nm~50nm。