[发明专利]一种单晶硅纳米线网状阵列结构的制作方法

说明书

技术领域

本发明涉及一种硅纳米线的制作方法，特别是涉及一种单晶硅纳米线网状阵列结构的制作方法。

背景技术

随着纳米科学技术的发展，材料的纳米结构因为常常表现出与其宏观状态下不同的特性而越来越受到研究者重视，人们希望通过对纳米结构展开诸如电学、热学、光学以及力学等性能的研究，从而能更好的理解纳米尺度下的各种效应，实现更深层次的理解材料微观结构与其性质之间的关系，并且因此设计制造出具有更优异性能的应用器件。作为CMOS工艺及MEMS技术的标准材料，对单晶硅纳米结构及纳米器件的研究尤其受到人们的青睐。研究表明，在（准）一维的纳米线结构下，单晶硅呈现出多种有价值的物理特性。例如，硅纳米线的压阻系数比体硅材料提高了50%以上，;热电优值系数ZT随着硅纳米线直径的减小，在室温下甚至超过了1；经过铒掺杂的硅纳米线实现室温下波长为1.54um的光致发光特性等等。另外，随着比表面积的增大，单晶硅纳米线电学特性对表面状态如电荷、质量等变化变得非常敏感，从而使其非常适合作为多种高灵敏传感器的传感部件。正是由于这些新的物理特性，硅纳米线被认为是未来纳米电子器件、纳米光子器件及纳米能量转换器件中必不可少的组成部分。

目前通过自上而下制作单晶硅纳米结构线的方法（top-down），即通过定位去除材料上不需要的部分，留下符合设计的纳米结构，包括电子束直写、深紫外光刻，纳米压印等纳米刻蚀技术，虽然工艺原理较为简单，但制备工艺昂贵费时，不甚适用于一般的纳米研究工作。近年来，人们发现对单晶硅纳米结构进行氧化时，纳米结构的外层由于氧化后体积膨胀对内层未氧化的区域进行挤压，从而在纳米结构的内层产生较大的应力，而由于该应力的存在，内层硅原子的氧化速率明显低于外层硅原子，该现象被称为“自限制氧化”，并常常作为一种低成本的尺寸缩小技术用于单晶硅纳米线结构制备上。由此，目前一部分研究已经实现了在（100）晶面型、（110）晶面型、（111）晶面型的单层硅片或SOI结构的多层硅片上，根据相应单晶硅片的晶面分布特点，用基于各项异性湿法腐蚀和自限制氧化的方法对单晶硅图形进行尺寸缩小，从而制备单根或多跟沿特定晶向的单晶硅纳米线。这类基于各向异性湿法腐蚀和氧化过程制备单晶硅纳米线的方法具有较低的制作成本，适合进行大批量制备。然而，这些方法制备的单晶硅纳米线往往是互相平行的分立结构，没有形成复杂的组合结构，因此限制了其在纳米技术领域的潜在应用。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种单晶硅纳米线网状阵列结构的制作方法，用于解决现有技术中单晶硅纳米线往往是互相平行的分立结构，难以形成复杂的组合结构的问题。

为实现上述目的及其他相关目的，本发明提供一种单晶硅纳米线网状阵列结构的制作方法，所述制作方法至少包括以下步骤：

1）提供一（111）晶面的单晶硅基底，于该单晶硅基底表面制作抗氧化掩膜；

2）采用光刻工艺于所述抗氧化掩膜中形成具有预设形状的预设排列规则的多个掩膜窗口；

3）采用ICP刻蚀法，将各该掩膜窗口下方的单晶硅刻蚀至一预设深度；

4）对各该掩膜窗口下方的单晶硅进行各向异性湿法腐蚀，形成上下表面为六边形的多个腐蚀槽，相邻两腐蚀槽的侧壁间形成单晶硅薄壁；

5）采用自限制氧化工艺对上述所得结构进行热氧化，使所述单晶硅薄壁逐渐氧化，最后于所述单晶硅薄壁顶部中央区域形成沿单晶硅薄壁长度方向延伸的单晶硅纳米线；

6）去除所述抗氧化掩膜及氧化过程中形成的氧化硅，形成单晶硅纳米线网状阵列结构。

作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案，所述抗氧化掩膜为厚度为10nm~2μm的氮化硅薄膜或厚度为100nm~5μm的氧化硅。

作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案，相邻的两个掩膜窗口之间的最小距离为1μm~10μm。

作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案，所述预设深度为100nm~100μm。

作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案，步骤4）中，各向异性湿法腐蚀的时间为10分钟~100小时。

作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案，所述六边形的每个内角均为120°，各边均沿<110>晶向，各该腐蚀槽的侧壁均在{111}晶面族内。