[发明专利]NMOS晶体管及其制作方法

说明书

技术领域

本发明涉及半导体制作领域，尤其涉及一种NMOS晶体管及其制作方法。

背景技术

随着集成电路制造技术的发展，集成电路的特征尺寸不断减小；在此发展进程中，为了不对半导体器件造成损害，势必要将集成电路的工作电压也相应的不断减小。然而，为了保证集成电路在较小的工作电压下能够保持较好的性能，目前通常采用的办法是将应力施加于MOS晶体管上，从而引起晶格应变，以提高载流子（电子或者空穴）的迁移率。对MOS晶体管施加应力的技术有很多种，比如：应力记忆技术（Stress memorization technique,SMT）、双应力层（Dual stress liners，DSL）、应力接近技术（Stress proximity technique，SPT）、植入SiGe或SiC（eSiGe/eSiC）形成应力衬垫层等，相关对CMOS晶体管施加应力的信息可以参考公布号为CN101924107A中国发明专利申请。

在高K高k金属栅（HKMG）MOS晶体管的制作过程中，对MOS晶体管施加应力的一种方式如下所示：首先在半导体器件中形成高K栅介质层、位于栅介质层之上的多晶硅虚拟栅极（dummy poly gate）；然后沉积一层或多层层间介质层，利用化学机械抛光（CMP）工艺对层间介质层进行平坦化处理直至露出多晶硅虚拟栅极；去除多晶硅虚拟栅极，并在多晶硅虚拟栅极所在位置形成沟槽，沉积金属层以使金属层填充所述沟槽，这样由金属层构成的高k金属栅可以替代多晶硅虚拟栅极，高K栅介质层与金属层一起形成高k金属栅。其中，在平坦化处理之前沉积的一层或多层层间介质层中包括接触孔刻蚀停止层（Contact etch stop layers，CESL），作为刻蚀层间介质层形成接触孔时的刻蚀停止层。CESL的材质一般为氮化硅，质地较硬。其能够对其覆盖的半导体器件产生张应力或者压应力，具体由形成氮化硅的沉积工艺中的工艺条件所决定。所以，这一层氮化硅除了作为CESL，还作为对MOS晶体管施加应力的应力层。一般的，NMOS晶体管中的CESL提供张应力，PMOS晶体管中的CESL提供压应力。但是，在这种方式中，对NMOS晶体管性能的改善并不明显。并且，仍不能满足对于NMOS晶体管较高运转速度的需求。因此，有必要提供一种能够进一步增加沟道的电荷载流子迁移率的NMOS晶体管。

发明内容

本发明解决的问题是利用沉积应力层来改善NMOS晶体管性能的效果不明显。

为解决上述问题，本发明的技术方案提出了一种NMOS晶体管的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成虚拟栅极，所述虚拟栅极包括高k介质层和伪栅材料层；

在所述虚拟栅极两侧的半导体衬底内形成源极和漏极；

形成拉应力层，所述拉应力层覆盖所述虚拟栅极和所述半导体衬底；

去除覆盖在所述虚拟栅极上方的拉应力层；

去除所述伪栅材料层，并在原伪栅材料层处填充栅极材料，使得所述栅极材料和高k介质层形成高k金属栅；

在所述高k金属栅上方处形成压应力层。

可选的，所述虚拟栅极为多个；在所述形成拉应力层之后，去除覆盖在所述虚拟栅极上方的拉应力层之前，还包括在拉应力层上形成介质层，以填满所述多个虚拟栅极之间的空间。

可选的，形成介质层后，采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述虚拟栅极，以实现所述虚拟栅极上方的拉应力层的去除。

可选的，在所述高k金属栅上方形成压应力层的方式为：

在形成高k金属栅之后，在剩余的拉应力层和高k金属栅上形成层间介质层；

刻蚀所述层间介质层，在高k金属栅上方形成开口；

在所述开口中填充所述压应力层。

可选的，在高k金属栅上方处形成压应力层之后，还包括：

在源极、漏极上方形成接触孔，以及所述压应力层中形成接触孔。

可选的，在所述形成拉应力层的步骤之前，在所述源极和漏极的表面形成有自对准金属硅化物。

本发明的技术方案还提供了另一种NMOS晶体管的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成栅极结构，在栅极结构两侧的半导体衬底内形成源极和漏极；

形成拉应力层，所述拉应力层覆盖所述栅极结构和所述半导体衬底；

去除覆盖在所述栅极结构上方的拉应力层；

在栅极结构上方处形成压应力层。