[发明专利]一种带比较功能的数据加解密系统

说明书

技术领域

本发明涉及数据加解密控制系统，尤其涉及SOC安全芯片中对数据进行批处理加解密或/和比较的控制系统。

背景技术

随着社会信息化的发展，SOC芯片（System on Chip，称为系统级芯片，也有称片上系统）的信息安全问题具有极其重要的地位，SOC安全芯片中常常需要对数据进行大批量的快速加解密和比较。目前，大多数SOC安全芯片采用CPU控制加解密模块进行加解密以及数据比较，具体方式参见附图1~附图5所示，CPU对数据进行批量加解密及比较包括数据加解密阶段和数据比较阶段，其中：参见附图2和附图4所示，数据加解密阶段的工作流程如下：第一步、CPU从内部存储器中逐个读取需要进行加解密的原始数据；第二步、CPU把读取到的原始数据逐个写入加解密模块，直到一组待加解密数据传入完成，这时加解密模块根据配置开始对数据进行加解密操作，加解密操作完成后会向CPU发出中断请求，CPU响应中断，并且从加解密模块中逐个读取加解密数据；第三步、CPU将读取到的加解密数据逐个写入内部存储器中。当需要对大批量的多组数据进行加解密时，重复数据加解密阶段的第一步至第三步，直到完成指定数量数据的加解密操作。所述加解密阶段只完成了对数据加解密的操作，当需要比较数据时，还需要进入数据比较阶段。参见附图3和附图5所示，数据比较阶段的工作流程如下：第一步、CPU从内部存储器中读取一个目标数据；第二步、CPU从内部存储器中读取一个加解密数据或原始数据；第三步、CPU对读取到的目标数据和加解密数据或原始数据进行比较。当需要对大批量的多个数据进行比较时，重复数据比较阶段的第一步至第三步，直到完成指定数量数据的比较。综上所述，CPU在完成对大批量数据进行加解密和比较时，均需要重复执行三步操作， CPU和系统总线的资源的消耗随着处理数据量的增大而急剧增加，极大地限制了系统性能的提升。

于是，如何提供一种能够提高数据批处理速度并且节省CPU和系统总线资源的数据加解密和比较系统便成为本发明的研究课题。

发明内容

本发明目的是提供一种用于处理大批量数据加解密和比较的系统，其目的在于提高数据批处理速度以及节省CPU和系统总线资源。

为达到上述目的，本发明采用的技术方案是：一种带比较功能的数据加解密系统，包括内部存储器和加解密模块，其特征在于：还包括一加解密控制器；

所述加解密控制器由数据缓冲存储器、寄存器组、数据比较逻辑和接口控制逻辑组成，其中：

所述数据缓冲存储器由第一FIFO缓存器和第二FIFO缓存器组成，其中，第一FIFO缓存器用来缓冲从内部存储器读取原始数据写到加解密模块的数据，第二FIFO缓存器用来缓冲从加解密模块读取加解密数据存储到内部存储器，当仅实现比较功能时，使用第一FIFO缓存器或第二FIFO缓存器；

所述寄存器组由配置寄存器和状态寄存器组成，所述配置寄存器用来控制所述加解密系统的每次数据加解密或/和比较，并且，配置寄存器至少用来配置每次数据加解密或/和比较的加解密模块类型、内部存储器的原始数据存放地址和加解密数据存放地址或标准比较数据地址、加解密或比较数据的长度；所述状态寄存器用来启动所述加解密系统并且反映加解密系统的加解密或比较状态，其中，加解密状态至少为反映当前加解密是否完成，比较状态至少为反映当前数据比较是否正确；

所述数据比较逻辑用来比较目标数据和加解密数据/原始数据，并在数据比较全部完成或者比较出错时产生比较结果；数据比较逻辑根据配置寄存器的配置决定是否开启比较功能，当比较功能关闭时，所述加解密系统仅完成加解密功能，在完成数据加解密后将其存储到内部存储器中；当比较功能开启时，所述加解密系统可以完成加解密和比较功能，在完成数据加解密后直接从内部存储器读取目标数据与加解密数据进行比较，或者仅完成比较功能，从内部存储器读取原始数据和目标数据并对两者进行比较；

所述接口控制逻辑由内部存储器接口控制逻辑和加解密模块接口控制逻辑组成，其中：

所述内部存储器接口控制逻辑负责从内部存储器读取原始数据或目标数据，或者向内部存储器写入加解密数据，以及根据内部存储器的状态和数据缓存器的状态对内部存储器进行读写控制，包括读写使能信号控制、访问地址信号控制以及访问数据信号控制；

所述加解密模块接口控制逻辑由状态机构成，当访问各种加解密模块时，状态机根据各状态以及状态跳转直接对加解密模块写入原始数据或读取加解密数据，并实时侦测加解密模块的工作状态；所述状态机由四个状态组成，这四个状态分别为初始状态、写入状态、等待状态和读取状态，其中：