[发明专利]非一致性存储结构实现方法及系统无效
| 申请号： | 201210518321.1 | 申请日： | 2012-12-06 |
| 公开（公告）号： | CN103853674A | 公开（公告）日： | 2014-06-11 |
| 发明（设计）人： | 王光建;吴文伍;付小军 | 申请（专利权）人： | 鸿富锦精密工业（深圳）有限公司;鸿海精密工业股份有限公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 518109 广东省深圳市*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 一致性 存储 结构 实现 方法 系统 | ||
1.一种非一致性存储结构实现方法，其特征在于，该方法包括：
控制服务器中的每个中央处理器CPU访问该服务器中的所有内存，并根据访问时间确定每个CPU的本地内存、本地远端内存及其他远端内存；
获取CPU访问各内存所得的数据，该数据包括全局数据、局部读写数据和局部只读数据，其中，该全局数据包括全局静态数据和全局动态数据；
当CPU访问所得数据为全局数据时，将全局静态数据放置于该CPU的其他远端内存中，将全局动态数据放置于该CPU的本地内存或本地远端内存中；
当CPU访问所得数据为局部读写数据时，将该局部读写数据放置于该CPU的本地内存中，并在该CPU的本地内存的容量不足时将所述局部读写数据放置于该CPU的本地远端内存中；及
当CPU访问所得数据为局部只读数据时，将该局部只读数据放置于该CPU的本地内存中。
2.如权利要求1所述的非一致性存储结构实现方法，其特征在于，所述服务器包括一个或多个计算单元，每个计算单元包括一个或多个CPU及一个或多个内存，每个CPU均连接一个或多个内存。
3.如权利要求2所述的非一致性存储结构实现方法，其特征在于，所述根据访问时间确定每个CPU的本地内存、本地远端内存及其他远端内存的步骤包括：
确定所述CPU访问时间最短的内存为该CPU的本地内存；
确定所述CPU访问时间最长的内存为该CPU的其他远端内存；
确定所述CPU访问时间大于最短访问时间且小于最长访问时间的内存为该CPU的本地远端内存。
4.如权利要求3所述的非一致性存储结构实现方法，其特征在于，所述最长访问时间为最短访问时间的500倍至2000倍。
5.如权利要求3所述的非一致性存储结构实现方法，其特征在于，所述本地远端内存的访问时间为最短访问时间的2倍至10倍。
6.一种非一致性存储结构实现系统，其特征在于，该系统包括：
确定模块，用于控制服务器中的每个中央处理器CPU访问该服务器中的所有内存，并根据访问时间确定每个CPU的本地内存、本地远端内存及其他远端内存；
获取模块，用于获取CPU访问各内存所得的数据，该数据包括全局数据、局部读写数据和局部只读数据，其中，该全局数据包括全局静态数据和全局动态数据；
全局数据放置模块，用于当CPU访问所得数据为全局数据时，将全局静态数据放置于该CPU的其他远端内存中，将全局动态数据放置于该CPU的本地内存或本地远端内存中；及
局部数据放置模块，用于当CPU访问的数据为局部读写数据时，将局部读写数据放置于该CPU的本地内存中，并在该CPU的本地内存的容量不足时将所述局部读写数据放置于该CPU的本地远端内存中；及当CPU访问的数据为局部只读数据时，将该局部只读数据放置于该CPU的本地内存中。
7.如权利要求6所述的非一致性存储结构实现系统，其特征在于，所述服务器包括一个或多个计算单元，每个计算单元包括一个或多个CPU及一个或多个内存，每个CPU均连接一个或多个内存。
8.如权利要求7所述的非一致性存储结构实现系统，其特征在于，通过以下步骤确定每个CPU的本地内存、本地远端内存及其他远端内存：
确定所述CPU访问时间最短的内存为该CPU的本地内存；
确定所述CPU访问时间最长的内存为该CPU的其他远端内存；
确定所述CPU访问时间大于最短访问时间且小于最长访问时间的内存为该CPU的本地远端内存。
9.如权利要求8所述的非一致性存储结构实现系统，其特征在于，所述最长访问时间为最短访问时间的500倍至2000倍。
10.如权利要求8所述的非一致性存储结构实现系统，其特征在于，所述本地远端内存的访问时间为最短访问时间的2倍至10倍。
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