[发明专利]基于FPGA的连续上传高速数据采集装置及方法

权利要求书

1.一种基于FPGA的连续上传高速数据采集装置，包括用于采集模拟信号的数据采集单元，与所述数据采集单元的信号输出端相连接的，用于对数据进行处理的FPGA处理单元，与所述FPGA处理单元相连接的微处理器，以及与所述微处理器通过通信接口相连接的上位机，其特征在于所述FPGA处理单元内设有用于接收数据采集单元所采集的信息的数据接收模块，与所述数据接收模块相连接的用于对数据进行累加处理的累加处理模块，与所述累加处理模块相连接的用于存储数据的双口RAM，其中所述累加处理模块由与数据接收模块相连接的通道选择I模块，分别与通道选择I的输出端相连接的第一累加处理模块、第二累加处理模块，以及输入端分别与第一累加处理模块、第二累加处理模块的输出端相连接的通道选择II模块组成，其中通道选择II模块的输出端与双口RAM相连接。

2.根据权利要求1所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于设有两个以上数据采集单元，两个以上数据采集单元分别与FPGA处理单元相连接，FPGA处理单元内设有与两个以上数据采集单元一一相对应的两个以上数据处理单元，所述数据处理单元由数据接收模块、与数据接收模块相连接的累加处理模块、与累加处理模块相连接的双口RAM组成，两个以上的数据处理单元的输出端分别与FPGA处理单元内的数据转存与上传模块相连接。

3.根据权利要求2所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于数据采集单元由差分放大单元、A/D转换单元组成，差分放大单元的输出端与A/D转换单元相连接，A/D转换单元的输出端与FPGA处理单元相连接，形成一条数据采集通路。

4.根据权利要求2所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于所述数据采集单元内设有两条并行的数据采集通路，即两条均设有相连接的差分放大单元、A/D转换单元且与FPGA处理单元相连接的数据采集通路，FPGA处理单元内还设有分别与两条数据采集通路中的A/D转换单元相连接的第一时钟模块和第二时钟模块，其中第一时钟模块与第二时钟模块的时钟输出相位相差180°。

5.根据权利要求4所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于所述微处理器采用MCU实现，MCU通过通信接口与上位机相连接，以接收和处理上位机的命令信息，同时MCU还与FPGA处理单元相连接，FPGA处理单元内对应设有分别与MCU相连接的数据转存与上传模块、指令接收与处理模块，以及输入端与指令接收与处理模块相连接而输出端与累加处理模块相连接的参数配置模块，其中数据转存与上传模块的输入端与双口RAM的输出端相连接，指令接收与处理模块分别与参数配置模块、数据转存与上传模块相连接。

6.根据权利要求5所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于FPGA处理单元内还设有触发信号选择模块、与内参数配置模块相连接的内触发信号产生模块，其中触发信号选择模块分别与外界触发信号、内触发信号产生模块相连接，触发信号选择模块与累加处理模块相连接。

7.根据权利要求6所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于设有SRAM，SRAM与FPGA处理单元内的数据转存与上传模块相连接。

8.一种采用如权利要求7所述的基于FPGA的连续上传高速数据采集装置的数据采集方法，其特征在于包括以下步骤：

步骤1：装置上电初始化，微处理器与上位机建立通信，接收上位机发送的指令信息，微处理器对指令进行解析并将解析结果发送至FPGA处理单元内的指令接收与处理模块，

步骤2：指令接收与处理模块将参数配置信息发送给参数配置模块，参数配置模块据此进行参数配置，包括累加次数、采样点数的配置，

步骤3：触发信号选择模块根据触发信号选择指令选择接收由内触发信号产生模块产生的内触发信号或者接收外触发信号，选择完毕后采集工作开始，

步骤4：数据采集单元内的两路并行的数据采集通路在第一时钟模块和第二时钟模块的控制下，交替进行数据采集，并将采集结果由AD转换模块输出至与该数据采集单元相对应的数据接收模块，数据接收模块接收数据后，将数据送入与其相连接的累加处理模块，

步骤5：累加处理模块首先经通道选择I模块判断本次累加是奇数次或是偶数次，当本次累加处理为第奇数次，通道选择I模块打开与第一累加处理模块之间的数据通路，第一累加处理模块对数据接收模块的数据进行累加，得到累加结果，然后判断是否达到规定的累加次数，如果是，则停止累加，否则继续执行下一次累加处理，与此同时，第二累加处理模块与通道选择II模块之间的数据通路打开，第二累加处理模块将其内的累加结果上传至与累加处理模块相连接的双口RAM；当本次累加处理为第偶数次，通道选择I模块开通与第二累加处理模块之间的数据通路，第二累加处理模块对数据接收模块内的数据进行累加处理，得到累加结果，并判断是否达到规定的累加次数，如果是，则停止累加，否则继续执行下一次累加处理，与此同时，通道选择II模块与第一累加处理模块之间的数据通路打开，第一累加处理模块将其内的累加结果上传至双口RAM，

步骤6：数据转存与上传模块根据指令将双口RAM中的累加结果转存到外部的SRAM中，然后数据转存与上传模块根据指令，将SRAM中的数据经微处理器MCU上传至上位机，

步骤7：上位机接收到数据后判断是否停止采集，如果是，本次采集结束，否则重复执行步骤4至6。