[发明专利]晶体管结构及其形成方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及晶体管结构及其形成方法。

背景技术

微电子产业随着摩尔定律的推演，朝着更小尺度和线宽极限逼近。伴随着器件特征尺寸不断下降，常规的微缩方法遇到了以短沟道效应为核心的一系列问题。例如，随着晶体管进一步微缩，晶体管的寄生串联电阻也急剧增加，降低了整个晶体管的反应速度。

近年来，为了提高晶体管速度引入了应变工程（Strain Engineering）技术。应变工程中一个主要技术是晶体管源/漏选择外延不同晶格的衬底材料合金。其中，该技术的主要制作方式为：通过蚀刻晶体管的源/漏极掺杂区域，形成不同剖面形状的源/漏极凹槽，并使用选择性外延技术在源/漏极区域凹槽中生长不同晶格的外延合金层，从而对沟道内部产生所需的压应力或拉应力，改善沟道载流子迁移率，进而提高晶体管的整体速度。

但是，随着技术节点的进一步缩减，如何在应变工程工艺的基础上降低晶体管的串联电阻提高晶体管的速度便成为保持晶体管性能的关键所在。一般来说，晶体管的串联电阻包括源/漏区的方块电阻，其中源/漏延伸区的方块电阻占主要地位。方块电阻的大小由源/漏区的结深（junction depth）与源/漏极区的掺杂浓度决定。然而，现有技术中通常为了控制短沟道效应，源/漏延伸区的结深一般要求很小，导致源/漏延伸区的方块电阻过大。

因此采用高迁移率合金材料降低源/漏延伸区的方块电阻成为一种新方法，现有的方法通常是通过在形成源/漏极凹槽的同时通过特殊的横向腐蚀方法形成源/漏延伸区，该方法需要兼顾源/漏极与源/漏延伸区的不同要求，较难控制源/漏延伸区结深与形状，所述源/漏延伸区的形状如果过浅的话将会导致方块电阻过大，所述源/漏延伸区的形状如果过深的话将会短沟道效应很严重，同时外延的方式也无法独立优化平衡。

因此，如何精确控制形成的源/漏极延伸区凹槽的剖面形状与深度，优化源漏延伸区合金的外延工艺，控制结深减少方块电阻的同时控制短沟道效应，进而提高整个晶体管的反应速度便成了本领域技术人员亟需解决的问题。

发明内容

本发明提出的晶体管结构及其形成方法，其目的在于降低晶体管的方块电阻的同时控制短沟道效应，从而提高晶体管的反应速度。

本发明提出一种晶体管的形成方法，包括：

提供半导体衬底，在所述半导体衬底上设有虚拟栅电极结构和虚拟侧墙，所述虚拟栅电极结构包括虚拟栅介质层以及形成于所述虚拟栅介质层上的虚拟栅电极，所述虚拟侧墙形成于所述虚拟栅介质层和所述虚拟栅电极两侧；

对所述虚拟侧墙两侧的所述半导体衬底进行刻蚀，形成源/漏极凹槽；

在所述源/漏极凹槽内形成源/漏极；

去除所述虚拟侧墙；

对所述源/漏极以及半导体衬底进行刻蚀，形成源/漏极延伸区凹槽，所述源/漏极延伸区凹槽的深度小于源/漏极凹槽的深度；

在所述源/漏极延伸区凹槽内形成源/漏极延伸区。

进一步的，在所述晶体管的形成方法中，在所述源/漏极延伸区凹槽内形成源/漏极延伸区之后，还包括：

在所述虚拟栅介质层和所述虚拟栅电极的两侧重新形成侧墙；

在所述侧墙的两侧形成隔离介质层，所述隔离介质层覆盖在所述半导体衬底上；

去除所述虚拟栅电极与虚拟栅介质层，暴露出所述半导体衬底；

在所述半导体衬底上重新形成栅电极结构，所述栅电极结构包括栅介质层以及形成于所述栅介质层上的栅电极。

进一步的，在所述晶体管的形成方法中，所述虚拟栅电极结构还包括补偿侧墙，所述补偿侧墙形成于所述虚拟栅介质层和所述虚拟栅电极的两侧，所述虚拟侧墙形成于所述补偿侧墙的两侧。

进一步的，在所述晶体管的形成方法中，所述源/漏极凹槽的形状为三角形、矩形、菱形、∑形、D形或C形。

进一步的，在所述晶体管的形成方法中，采用外延生长法在所述源/漏极凹槽内形成源/漏极。

进一步的，在所述晶体管的形成方法中，所述源/漏极的深度为5nm~100nm。

进一步的，在所述晶体管的形成方法中，所述源/漏极的材料为半导体衬底材料的合金。

进一步的，在所述晶体管的形成方法中，所述源/漏极的材料为硅锗或者碳化硅。

进一步的，在所述晶体管的形成方法中，使用干法刻蚀或湿法刻蚀对所述源/漏极以及半导体衬底进行刻蚀，形成源/漏极延伸区凹槽。

进一步的，在所述晶体管的形成方法中，使用外延生长法在所述源/漏极延伸区凹槽内形成源/漏极延伸区。