[发明专利]基于Booth算法的48x30位乘法器

说明书

技术领域

本发明涉及一种高速、大容量通信技术领域中的乘法器流水线设计，尤其涉及一种基于Booth算法的48x30位乘法器。

背景技术

随着3G通信技术的迅猛发展，TD-SCDMA技术（简称TD技术）也得到广泛应用。目前，TD技术要求各通讯基站及其应用网元实现高精度时钟、时间同步。以往的NTP技术已经无法满足高精度时间同步的需求，从而转向采用高精度时钟、时间同步协议，如IEEE1588协议，来实现TD系统中各网络节点的时间准确同步。

在IEEE1588协议中，其标准时间格式为80bits的一个时间计数器。高48bits为表示为时间的秒部分，低32bits表示为时间的纳秒部分。但在硬件处理电路中，对这种IEEE1588协议标准的时间进行处理时，经常需要处理到时间的秒进位、溢出等问题。这就要用到乘法器，而目前主要使用二种实现方式：串行乘法器和并行乘法器。

串行乘法器，即技术上采用移位相加的算法。这种实现方式的显著缺点是每一个时钟周期做一次移位及加法运算，如图1和图2所示，一个48x30位串行乘法器要完成48x30位乘法运算至少需要30个时钟周期以上才能完成一次计算周期，虽然它消耗的硬件较少，但其处理带宽较低。

并行乘法器，即技术上采用直接相乘的计算方法。这种实现方式是通过组合电路的迭代一次性完成所有移位及加法运算，从图3和图4中可以看出，这样完成一次48x30位的乘法运算只需要1个时钟周期就能完成一次计算周期，处理带宽最高。但是它的缺点是消耗的硬件较多、成本高。

因此，如何对运算带宽和硬件资源消耗做一个兼顾平衡优化以实现处理带宽和硬件消耗的一个平衡，是目前亟待解决的技术问题。

发明内容

本发明的目的在于提供一种基于Booth算法的48x30位乘法器，以实现处理带宽度和硬件消耗的平衡兼顾。

为达到上述目的，本发明提供了一种基于Booth算法的48x30位乘法器，包括：

Bit位移位控制模块，用于当检测到启动执行乘法控制指示指令有效时，接收30bit位乘数B的输入，控制30bit位乘数B在每个计算周期从低到高逐bit移位；

部分积生成器，用于接收48bit位被乘数A的输入以及所述bit位移位控制模块在每个所述计算周期送来的所述乘数B的一组3个bit位的状态值；根据Radix-4Booth算法并结合当前接收到的被乘数A和所述乘数B的一组3个bit位的状态值生成一个部分积；

流水累加控制器，用于在所述bit位移位控制模块的驱动下，控制部分积流水线累加器在每个计算周期内对部分积做一次加法运算；

部分积流水线累加器，用于在所述流水累加控制器的控制下，对所述部分积生成器送过来的每组部分积做累加运算；当完成所有部分积运算过程后输出运算结果，并由所述流水累加控制器输出运算结束指示标志。

本发明的基于Booth算法的48x30位乘法器是先产生部分积，再对部分积进行累加求和来实现48x30位乘法的运算，由于利用Radix-4Booth算法产生部分积进行流水加法运算可以大幅度减少需要求和的部分积个数，从而缩短了实现乘法运算所需要的时钟周期，同时还对有符号数和无符号数相乘的算法实现了统一。由此可见，其是对传统串行乘法器和并行乘法器在处理带宽和硬件资源消耗上的一种折衷，从而能够使高位宽的乘法器在满足我们系统设计带宽速度需求的基础上，大大降低设计中的硬件资源消耗，显著节约成本。

附图说明

图1为现有串行乘法器的基于Altera Quartus分析工具的资源消耗情况示意图；

图2为现有串行乘法器的基于软件仿真的时序特性示意图；

图3为现有并行乘法器的基于Altera Quartus分析工具的资源消耗情况示意图；

图4为现有并行乘法器的基于软件仿真的时序特性示意图；

图5为本发明的基于Booth算法的48x30位乘法器的架构示意图；

图6为本发明的基于Booth算法的48x30位乘法器的基于Altera Quartus分析工具的资源消耗情况示意图；

图7为本发明的基于Booth算法的48x30位乘法器的基于软件仿真的时序特性示意图。

具体实施方式

下面结合附图对本发明的具体实施方式进行详细描述：