[发明专利]一种基于FPGA的串行接口和PWM组合应用IP核

说明书

技术领域

本发明涉及一种片上系统的IP核，尤其是涉及一种基于FPGA的串行接口和PWM组合应用IP核。

背景技术

FPGA作为一种具有丰富片上资源的可编程片上系统器件，经历了20余年的发展，受到全世界范围内电子工程设计人员的广泛关注和普遍欢迎。它不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯片价格不断降低。所有这些，促使FPGA越来越多地取代ASIC的市场；特别对于小批量、多品种的产品需求，FPGA已成为首选。

PWM是一种脉冲宽度调制技术，它利用微处理器的数字输出来实现对模拟电路的控制，广泛应用在从测量、通信到功率控制与变换的许多领域中。RS-232是一种串行通信标准接口，经常被用于数据通信、计算机网络以及分布式工业控制系统中交换数据和信息。通过RS-232通信来实现PWM，可以方便工作人员通过一些简单的手段来对实现模拟器件的控制，从而达到简化工作的目的。因此，将RS-232和PWM组合应用具有很强的实际意义。

目前，基于FPGA的串行接口及PWM组合应用主要是依靠在FPGA中嵌入Nios软核来完成，其设计方便，可配置能力强。但该方法会大量占用FPGA中的资源量，造成FPGA资源的浪费，并且配置较为复杂，适用于一些对PWM精度要求较高的场合，成本较高。

发明内容

本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种操作方便、节约FPGA资源、用户可配置性好的串行接口和PWM组合应用IP核。

本发明的目的可以通过以下技术方案来实现：

一种基于FPGA的串行接口和PWM组合应用IP核，包括串行接口模块、脉宽调制模块和衔接模块，所述的串行接口模块通过衔接模块与脉宽调制模块连接；串行接口模块接收输入的数据，衔接模块将输入的数据经计算转化为定时数据和占空比数据传输给脉宽调制模块，脉宽调制模块根据定时数据和占空比数据输出PWM波。

所述的串行接口模块包括依次连接的串口接收单元、串口接收控制单元、FIFO单元、串口发送控制单元和串口发送单元；

所述的串口接收单元、串口接收控制单元和FIFO单元组成串口接收子模块，所述的串口接收控制单元通过判断FIFO单元的数据状态将串口接收单元接收到的数据传输到FIFO单元进行存储；

所述的FIFO单元、串口发送控制单元和串口发送单元组成串口发送子模块，所述的串口发送控制单元通过判断FIFO单元的数据状态选取读取的数据，再传输到串口发送单元进行发送。

所述的FIFO单元为具有先入先出特性的缓存区。

所述的串口接收单元中包括电平检测子单元、波特率产生子单元和串口接收子单元，所述的串口接收子单元分别连接电平检测子单元和波特率产生子单元，串口接收子模块通过判断电平检测模块的信号，将外设发送的信号以用户定义的波特率时钟进行接收，并发送给串口接收控制模块，完成串口数据的接收；

所述的串口发送单元中包括电平检测子单元、波特率产生子单元和串口发送子单元，所述的串口发送子单元分别连接电平检测子单元和波特率产生子单元，串口发送子模块通过判断电平检测模块的信号，将从串口发送控制模块获得的发送数据以用户定义的波特率发送出去，完成串口的数据发送。

所述的脉宽调制模块包括定时器、加法器、计算值寄存器、占空比寄存器、第一比较器和第二比较器，所述的定时器依次连接加法器、计算值寄存器和第二比较器，所述的第一比较器分别连接计算值寄存器和占空比寄存器；

当定时器计数满后，溢出信号将会使得加法器进行自加运算，第一比较器比较计数值寄存器和占空比寄存器的值，如小于则输出高电平，反之输出低电平，同时第二比较器判断计数值寄存器的值是否等于255，如果等于255，则将计数值寄存器的值清零，重新计数，即一个周期结束。

所述的定时器为可配置预置值的16位定时器。

所述的PWM波的周期由定时器的数值time_reg决定，公式如下：

T(μs)＝time_reg*0.02*256

所述的PWM波的占空比由占空比寄存器的数值duty_reg决定，公式如下：

Duty(％)＝(duty_reg/256)*100％。

所述的衔接模块包括相连接的周期寄存器计算单元和占空比寄存器计算单元。

与现有技术相比，本发明具有以下优点：