[发明专利]一种模拟前端芯片的在线调节控制器

权利要求书

1.一种模拟前端芯片的在线调节控制器，其特征在于包括：串并转换模块、格式转换及扇出模块、接收读出寄存器数据模块，其中：

串并转换模块：对外部输入的串口数据进行串并转换，输出并行数据及对应的并行数据使能信号至格式转换及扇出模块；所述的串口数据包括模拟前端AFE芯片的寄存器数据；

格式转换及扇出模块：根据输入的并行数据和对应的并行数据使能信号以及工作主时钟，输出满足AFE芯片要求的三线串口时序信号，所述的三线串口时序信号分别为在线调节AFE芯片Sclk信号，在线调节AFE芯片Sdata信号以及在线调节AFE芯片Sen信号；

接收读出寄存器数据模块：接收AFE芯片SDO管脚输入的数据，根据格式转换及扇出模块输出的在线调节AFE芯片Sclk信号、在线调节AFE芯片Sen信号，将AFE芯片的寄存器状态做串并转换后输出到固定的存储器中，进行数据存储；

所述的格式转换及扇出模块包括分频计数器单元、分频数据产生及计数器信号逻辑矩阵单元、三线控制Sclk产生矩阵单元、串行数据计数器单元、串码使能矩阵单元、并行数据锁存单元以及并串转换单元，其中：

分频计数器单元：对工作主时钟进行可设定分频值的计数，计数值从1至设定的分频值循环，计数值送至分频数据产生单元；

分频数据产生及计数器信号逻辑矩阵单元：根据分频计数器单元传来的计数值产生占空比为1∶1的分频时钟并送至三线控制Sclk产生矩阵单元；根据并行数据使能信号产生串行数据计数器单元的串行数据使能信号送至串行数据计数器单元，串行数据使能信号根据需处理的并行数据位数bit数，控制串行数据计数器单元的串行数据计数个数，所述的串行数据使能信号包含完整周期的串行数据计数器单元的全bit计数信号；串行数据计数器单元的串行数据使能信号有效启始时刻延后并行数据使能信号一个主时钟周期；

三线控制Sclk产生矩阵单元：接收输入的分频时钟和在线调节AFE芯片Sen信号，当在线调节AFE芯片Sen信号为使能无效时，将输入的分频时钟反相后作为在线调节AFE芯片Sclk信号并输出，当在线调节AFE芯片Sen信号为使能有效时，将输入的分频时钟作为在线调节AFE芯片Sclk信号并输出；

串行数据计数器单元：当输入的串行数据使能信号有效时作为计数器开始计数时刻，在计数值小于预设并行数据位数值8N+1并且在计数器计数信号有效时，进行串行数据计数器计数，当串行数据计数值达到预设并行数据位数值并且计数器计数信号保持有效时，对计数值进行清零后重新计数，计数值送至串码使能矩阵单元，N为正整数；

串码使能矩阵单元：当输入的分频数据产生及计数器信号逻辑矩阵单元的串行数据使能信号有效，同时在串行数据计数器单元输出的计数数值小于预设值8N+1并且大于0时，设置在线调节AFE芯片Sen信号为有效；在串行数据计数器单元输出的计数数值等于0或者大于预设值8N+1时，设置在线调节AFE芯片Sen信号无效；在分频数据产生及计数器信号逻辑矩阵单元的串行数据使能信号无效时，设置在线调节AFE芯片Sen信号保持当前状态；

并行数据锁存单元：在输入的并行数据使能为有效时，根据工作主时钟将输入的并行数据进行锁存后送至并串转换单元；

并串转换单元：在并行数据使能有效时，将8Nbit并行数据在主时钟同步下，进行锁存，在并行数据使能无效时，保持当前锁存数据；当在线调节AFE芯片Sen信号有效时，分别将锁存的并行数据转换为串行数据后按从高到低的顺序作为在线调节AFE芯片Sdata信号输出。