[发明专利]门极控制电压产生电路

说明书

技术领域

本发明涉及一种半导体集成电路制造设备，特别是涉及一种嵌位电路门极控制电压产生电路。

背景技术

在非易失性存储器集成电路中，为了降低读操作时对存储单元性能的影响(readdisturb)，需要限制BL(Bit Line,位线)的电位，因此需要一个嵌位电路。一般嵌位BL电压的方法是在SA(Sense Amplifier，灵敏放大器)电路中增加一本征N型晶体管，通过限制门级控制信号(vlim)来嵌位BL电压，如图1所示。在传统的本征NMOS管的阈值电压为非负的工艺中，门极控制电压(vlim)的产生电路如图2所示；运算放大器的负输入端输入一个参考电压Vref，运算放大器的输入端、晶体管P1的栅极、晶体管P2的栅极相连，晶体管P1的源极与晶体管P2的源极相连在外部电压(VDD)上，晶体管P1的漏极通过一个电阻R2与运算放大器的正输入端连接，形成反馈(fdbk)，电阻R1的一端与运算放大器的正输入端相连，另一端接地；晶体管P2的漏极与本征NMOS管N1的漏极及栅极相连，并且作为门极控制电压(vlim)，本征NMOS管N1的源极通过一个电阻R3接地。其中晶体管P1、P2为PMOS管，晶体管P1的宽度与晶体管P2的宽度之比为N:M，N、M为大于0的数。

其工作原理为：通过运算放大器的反馈控制产生基准电流I1(I1＝Vref/R1)，再镜像产生I2(I2＝I1*M/N)，因此v(vlim_bl)＝I2*R3＝Vref*(M/N)*(R3/R1)，其中v(vlim_bl)为一基准电压，再通过门极与漏极直接相连的本征NMOS管N1产生SA中所需要的门极控制电压vlim。这样v(BL)电位基本等于v(vlim_bl)电位，取到嵌位BL电位的作用。

但在本征NMOS管N1的阈值电压为负的工艺中，这样的门极控制电压就不适用，原因在于：N1管门极与漏极直接相连后，N1管工作于线性区，这样可能出现v(BL)>v(vlim)>v(vlim_bl)，无法取到嵌位BL电位的作用。

发明内容

本发明所要解决的技术问题是提供一种门极控制电压产生电路,能在本征NMOS管阈值电压为负时，在读过程中，对BL电位进行有效的嵌位，从而改善读对存储单元的影响。

为解决上述技术问题，本发明提供的一种门极控制电压产生电路，包括：第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管及运算放大器，其中运算放大器的负输入端输入一个参考电压，运算放大器的输出端、第一P型晶体管的栅极、第二P型晶体管的栅极及第三P型晶体管的栅极相连，第一P型晶体管的源极、第二P型晶体管的源极及第三P型晶体管的源极相连在外部电压上，第一P型晶体管的漏极通过一个第二电阻与运算放大器的正输入端连接，形成反馈，第一电阻的一端与运算放大器的正输入端相连，另一端接地；第二P型晶体管的漏极与第三N型晶体管的漏极相接并通过一个第四电阻与第三N型晶体管的栅极及第二N型晶体管的漏极相连，第三N型晶体管的栅极引出一路作为门极控制电压，第三N型晶体管的源极通过一个电阻接地。第三P型晶体管的漏极与第一N型晶体管的漏极、第一N型晶体管的栅极、第二N型晶体管的栅极相连，第一N型晶体管的源极、第二N型晶体管的源极相连接地。

进一步的，所述第一P型晶体管的尺寸宽度与所述第二P型晶体管的尺寸宽度及所述第三P型晶体管的尺寸宽度的比为N:L:(M+L)，其中M、L、N为大于0的数。

进一步的，述第一N型晶体管的尺寸宽度与所述第二N型晶体管尺寸宽度的比为A：B，其中A、B为大于0的数。

进一步的，所述第一N型晶体管的尺寸宽度与所述第二N型晶体管尺寸宽度相等，即A＝B。

本发明门极控制电压产生电路，实现了与传统电路一样的产生基准电压的功能，同时使负阈值电压的本征NMOS管工作于饱和区，这样通过本征NMOS管的镜像可以有效的实现BL电位的嵌位作用。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明:

图1是常用的带嵌位的SA电路图；

图2是传统的门极控制电压产生电路图；

图3是本发明门极控制电压产生电路图。

具体实施方式

为使贵审查员对本发明的目的、特征及功效能够有更进一步的了解与认识，以下配合附图详述如后。