[发明专利]一种MOS晶体管阵列栅氧化层完整性测试结构

说明书

技术领域

本发明涉及一种半导体测试结构，特别是涉及一种MOS晶体管阵列栅氧化层完整性测试结构。

背景技术

随着技术的不断发展，为了满足器件性能的要求，超大规模集成电路(ULSI)的栅氧化层的厚度不断的减薄，由20~30nm降至几个纳米。然而，满足器件性能要求的工作电压却不能不断下降，因此，单位厚度的栅氧化层在工作时承受的电场强度越来越高，使栅氧化层的可靠性成为一个突出的问题和挑战。栅氧抗电性能不好将引起MOS器件电参数的不稳定，如阈值电压的漂移，跨导下降、漏电流增加等，进一步可引起栅氧的击穿，导致器件的失效，使整个集成电路陷入瘫痪状态。因此，栅氧化层的完整性对于集成电路性能的提高有着至关重要的作用。

随着集成电路工艺的进步及尺寸的缩小，对于栅氧化层完整性的测试也逐渐成为一个重要的难题。对于90nm或以下的晶体管测试，一般采用多键位测试方法，目的是降低通过栅氧化层的漏电流，通常这种测试方法是将晶体管阵列中的各源极、漏极、栅极、及体极连接到测试板进行测试，对于单个晶体管101的测试，使用单层金属连接是比较容易的，如图1所示，只需通过一层金属102~105便可将各该引脚连接至测试焊盘106~108上。但是，对于复杂的晶体管阵列201来说，必须通过多第一层金属202~203、第二层金属204~205及第三层金属206~207才能连接至测试焊盘208~210，原因在于，晶体管阵列的行和列密集，很容易会出现交叠，如连接体极206及连接源漏极202的金属层的交叠等，交叠的地方必须制作隔离侧避免短路，可见，对于晶体管阵列来说，非常难使用单层金属进行连接，因此，这种晶体管阵列的连接方法一般需要采用多层金属层将上述的各源极、漏极、栅极、及体极连接到测试焊盘。这种多层金属连接方法的结构非常复杂，制作的步骤复杂从而增加了工艺成本，而且需要多次沉积金属层，可能会引入很多后续问题，如沉积金属或者金属层间介质带来的等离子体进入到晶体管内部对栅氧化层造成破坏导致器件失效等。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS晶体管阵列栅氧化层完整性测试结构，用于解决现有技术中测试结构需要过多的金属层以及制作过多金属层导致制作成本过高、制作步骤复杂以及影响后续制程等问题。

为实现上述目的及其他相关目的，本发明提供一种MOS晶体管阵列栅氧化层完整性测试结构，至少包括：

MOS晶体管矩形阵列，包括多个周期排列的MOS晶体管，各该MOS晶体管具有位于相对的第一侧及第三侧的栅极引脚、分别位于相对的第二侧及第四侧的源极引脚及漏极引脚、及位于源极引脚或漏极引脚外侧的体极引脚；

多晶硅连线结构，包括多个位于相邻两栅极引脚之间且沿栅极引脚排列方向延伸的多晶硅分线、以及位于所述MOS晶体管矩形阵列第二侧的连接各该多晶硅分线的多晶硅总线；

绝缘结构，结合于所述多晶硅连线结构表面且其内部具有多个连接孔；

金属连线结构，包括栅极连线、源漏极连线、及体极连线；

所述栅极连线包括通过所述连接孔将位于各该多晶硅分线两侧的栅极引脚连接至所述多晶硅分线两侧的多个第一栅极线、及通过所述连接孔将所述多晶硅总线连接至栅极测试点的第二栅极线；

所述源漏极连线包括多个连接各该源极引脚及各该漏极引脚的源漏极分线，及位于所述MOS晶体管矩形阵列第一侧并将各该源漏极分线连接至源漏极测试点的源漏极总线；

所述体极连线包括多个连接各该体极引脚的体极分线，及位于与所述MOS晶体管矩形阵列第一侧相对的第三侧并将各该体极分线连接至体极测试点的体极总线。

作为本发明的MOS晶体管阵列栅氧化层完整性测试结构的一种优选方案，所述MOS晶体管为PMOS晶体管或NMOS晶体管。

作为本发明的MOS晶体管阵列栅氧化层完整性测试结构的一种优选方案，所述多晶硅为重掺杂的多晶硅。

作为本发明的MOS晶体管阵列栅氧化层完整性测试结构的一种优选方案，各该源漏极分线与各该体极分线相互平行。

作为本发明的MOS晶体管阵列栅氧化层完整性测试结构的一种优选方案，所述源漏极总线与所述体极总线相互平行。

作为本发明的MOS晶体管阵列栅氧化层完整性测试结构的一种优选方案，所述源漏极分线及所述体极分线与所述多晶硅分线的交叉区域通过所述绝缘结构相互隔离。