[发明专利]存储器的列地址译码电路

说明书

技术领域

本发明涉及半导体集成电路设计领域，特别是指一种存储器的列地址译码电路。

背景技术

NVM（Non-Volatile Memory：非挥发性存储器）读出电路中列选择电路的作用是“读”操作时作选择电路，高压操作(“擦”或“写”)作隔离电路。传统的实现方法如图1所示，由两电平转换器LS1和LS2以及五个MOS管组成，其中包含2个高压PMOSP1及P2，两个高压NMOS N1及M2，以及一个低阈值电压的NMOS M1。NMOS M1的漏端接存储单元CL,源端接高压NMOS M2的漏端，NMOS M2的源极为列选择电路的输出端BL。利用高压管M2既作选择管又作隔离管，并利用电平转换器LS1和LS2将电压Vpwr5(外部电源)加在高压管M2的栅极以打开M2管，使得读操作时电压CL(存储cell端)传输至BL。其工作原理如下：

1.读操作时，VCPW=vgnd,被选中的列Ylv输出为Vpwr5，其中Yread＝0，Hven2＝0，高压PMOSP1开启；控制信号Ypre置高，Ylvb为vgnd，高压管P2开启，高压NMOSN1关断，电压输出Ylv为高；控制信号Yev为高，NMOS M1和M2开启，被选中列电路传输CL至BL。未被选中列电路，电压Ylv输出为0，NMOS M2关断，CL电压不被传输至BL。

2.高压操作(即擦或写操作)时，控制信号VCPW＝VNEG_C（“擦”时，VNEG_C=vgnd，“写”时，VNEG_C=VNEG=-4V），Hven2=1，Yread=1，PMOS P1关断；控制信号Ypre=0，电压Ylvb=1，PMOS P2关断，NMOS N1开启，电压Ylv输出电压为VCPW，关闭高压管M2，起到高压隔离的作用。

上述电路的缺点在于，高压管M2既做选择管又做隔离管，且其高阈值电压在外部电源Vpwr5较低时，建立时间（Setup Time）过长且解码方式较复杂，还会影响“读”性能。

发明内容

本发明所要解决的技术问题在于提供一种存储器的列地址译码电路，缩短建立时间，提高性能。

为解决上述问题，本发明所述的存储器的列地址译码电路，包含：

两反相器，第一反相器的输出与第二反相器的输入连接形成串联，第一反相器的输入端接第一控制信号；

三个NMOS管，依次源漏相连形成串联结构，第一NMOS管的漏极接存储单元，第三NMOS管的源极为所述译码电路的输出端；

一电平转换器，其输入端分别接第二控制信号及第三控制信号，以及电荷泵的输出电压，电平转换器的输出端接第三NMOS管的栅极；

所述第一NMOS管的栅极连接第四控制信号，第二NMOS管的栅极连接所述第二反相器的输出端。

进一步地，所述第一及第二NMOS管为阈值电压低于0.6V的低阈值电压管，第三NMOS管为阈值电压高于1.2V的高阈值电压管。

进一步地，所述电平转换器连接电荷泵，电荷泵产生的高压通过电平转换器提供给高阈值电压的第三NMOS管的栅极，降低第三NMOS管的建立时间。

进一步地，在读操作时，第一、第二、第三NMOS管充分导通，存储单元电压从第一NMOS的漏极传递到第三NMOS的源极输出；写或擦操作时，所述第一、第二及第三NMOS均关断，形成隔离。

本发明所述的存储器的列地址译码电路，仅使用一处电平转换器，简化了电路结构，将选择管与隔离管分开。低阈值管使建立时间缩短近三分之一，保证了存储器数据读出速度，简化的电路结构也减小了存储器芯片面积。

附图说明

图1是普通列地址译码电路示意图；

图2是本发明列地址译码电路示意图。

具体实施方式

本发明所述的存储器的列地址译码电路，如图2所示：

两反相器Inv1、Ivn2输入输出相串联后，第二反相器Ivn2的输出端连接第二NMOSN2的栅极，第二NMOS N2的漏极接第一NMOS管N1的源极，第一NMOS N1的漏极接存储单元输出电压CL，第一NMOS N1的栅极为第四控制信号Yev的输入端；第一反相器Inv1的输入端接第一控制信号Ypre。

第三NMOS M1的漏极连接第二NMOS N2的源极，第三NMOS M1的源极为输出端。

上述的第一NMOS管N1，第二NMOS管N2均为低阈值电压管，第三NMOS管M1为高阈值电压管。

一电平转换器LS分别接第二控制信号Hven2、第三控制信号VCPW以及电荷泵输出VPOS_R，电平转换器LS的输出连接高压管M1的栅极。