[发明专利]用双重间隔物图案化技术形成半导体器件精细图案的方法

说明书

技术领域

本发明涉及形成半导体器件精细图案的方法，更具体地说，涉及用双重间隔物图案化技术形成半导体器件精细图案的方法。

背景技术

随着半导体器件的设计规则的减小，难以使用数值孔径(NA)为1.35以下的ArF湿浸式曝光设备通过常规曝光方法形成38nm以下的线/距(间隔)图案。已使用曝光源(具有13.4nm波长的极紫外线(EUV))将30nm以下的图案显影。然而，由于曝光源功率、机构、中间掩模(reticle)、缺少抗蚀剂等方面的各种限制，难以以制造水平应用EUV工序。

因此，已应用间隔物图案化技术(STP)来形成20nm至30nm级NAND闪速存储器(主要形成有单元(cell，又称为晶胞)区域的线/距图案)的隔离层、控制栅极(CGT)和金属层(MT1层)以及30nm级DRAM的隔离层(6F²结构)。也已考虑将双重图案化技术(DPT)应用到在混合有多种图案的DRAM中形成复杂位线(BL)核芯的工序中。

此外，在有源区上形成有包括氮氧化硅、多晶硅、钨的叠层结构(SiON/多晶硅/W)在内的例如常规的凹入式栅极或常规的鳍式栅极等栅电极并且栅电极材料与栅极介电层直接接触，在上述情况下采用逸出功为大约4.1eV的多晶硅。同时，对于埋入式栅极结构，采用包括氮氧化硅、氮化钛、钨的叠层结构(SiON/TiN/W)的直接金属栅极类型。对于氮化钛，使用逸出功为大约4.5eV的材料。

在埋入式栅极结构中，由于栅电极埋设在硅表面下方，所以相对于字线(栅极)发生自对准接触(SAC)故障的可能性低，并且字线独立于位线形成，因而可以减小寄生电容。因此，可以减小单位单元尺寸，从而使每晶片的晶粒数(net die)增多。

需要用于减小埋入式栅极的宽度的方法，以便提高具有埋入式栅极结构的器件的集成水平。

发明内容

本发明旨在提供使用双重SPT工序来形成半导体器件的精细图案的方法。根据本发明的实施例的方法能够实现具有精细且均一线宽的线/距图案。

根据示例性实施例的一个方面，提供一种形成半导体器件的精细图案的方法。所述方法可以包括：在第一层上方形成第二层；在所述第二层上方形成分隔图案；在所述分隔图案的侧壁上形成第一间隔物；将所述分隔图案移除；用所述第一间隔物作为蚀刻掩模蚀刻所述第二层，以形成第一图案；在所述第一图案的侧壁上形成第二间隔物；形成填充在所述第二间隔物之间的间隙填充层；将所述第二间隔物移除；以及用所述第一图案和所述间隙填充层作为蚀刻掩模蚀刻所述第一层，以形成第二图案。

形成所述分隔图案的步骤包括：在所述第二层上方形成硬掩模层；在所述硬掩模层上方形成光阻图案；以及用所述光阻图案作为蚀刻掩模蚀刻所述硬掩模层。

形成所述硬掩模层的步骤包括：在所述第二层上方依次形成非晶碳层和氮氧化硅层。

所述光阻图案的线距宽度比为3：5。

所述光阻图案的间隔的宽度是所述第二图案的宽度的四倍。

所述第二层和所述间隙填充层由相同的材料形成。

所述第二层和所述间隙填充层都包括多晶硅。

用所述第一间隔物作为蚀刻掩模蚀刻所述第二层以形成所述第一图案的步骤包括：将所述第二层蚀刻与所述第二间隔物的厚度相同的厚度。

形成所述第二间隔物的步骤包括：在所述第二层上方形成间隔物氧化物层。

形成所述间隙填充层的步骤包括：在所述间隔物氧化物层之间填充多晶硅层；以及对所述多晶硅层和所述间隔物氧化物层执行平坦化工序，以使所述第一图案露出。

形成所述第二图案的步骤还包括：切割所述第一图案的U形边缘，以形成线形的所述第一图案。

根据示例性实施例的另一方面，提供一种形成半导体器件的精细图案的方法。所述方法可以包括：在第一层上方形成第二层；在所述第二层上方形成分隔图案；在所述分隔图案的侧壁上形成第一间隔物；形成填充在所述第一间隔物之间的第一间隙填充层；将所述分隔图案与所述第一间隙填充层之间的所述第一间隔物移除；用所述分隔图案和所述第一间隙填充层作为蚀刻掩模蚀刻所述第二层，以形成第一图案；在所述第一图案的侧壁上形成第二间隔物；形成填充在所述第二间隔物之间的第二间隙填充层；将所述第一图案与所述第二间隙填充层之间的所述第二间隔物移除；以及用所述第一图案和所述第二间隙填充层作为蚀刻掩模蚀刻所述第一层，以形成第二图案。

形成所述分隔图案的步骤包括：在所述第二层上方形成硬掩模层；在所述硬掩模层上方形成光阻图案；以及用所述光阻图案作为蚀刻掩模蚀刻所述硬掩模层。