[发明专利]具有水平延伸的三维栅极结构及其制造方法

说明书

技术领域

本发明关于叠层的晶体管结构，例如可使用于高密度的三维(3D)的存储器装置中，以及使用该结构的存储器装置。

背景技术

图1A绘示一3D NAND闪存装置的透视图，此3D NAND闪存装置描述在一篇美国专利同时待审(co-pending)的申请案，申请号为13/078,311，该申请案在此被纳入参考，如同已被充分阐述。在图1A描述的3D NAND闪存装置包括交替的(alternating)半导体线和绝缘线的叠层。图中移除绝缘线以露出额外的结构。例如，移除在叠层中的半导体线间的绝缘线，以及移除半导体线叠层间的绝缘线。

在绝缘层上形成多层阵列，多层阵列包括共形(conformal)于多个叠层的多条字线325-1，...，325-N。在多层平面中，多个叠层包括半导体线312，313、314与315。在同一平面中，半导体线经由位线结构(如302B)电性耦接在一起。

图1A中所示的字线编号，在偶数存储器页(memory pages)，从整体结构的后到前的字线编号是从325-1到325-N逐渐递增(ascending)。在奇数存储器页，从整体结构的后到前的字线编号是从325-1到325-N逐渐递减(descends)。

半导体线止于位线结构312A、313A、314A，与315A，例如半导体线312、313、314与315。如所示，在阵列内，这些位线结构312A、313A、314A与315A电性连接至不同的位线，以连接到译码电路(decoding circuitry)进而选择平面。这些位线结构312A、313A、314A与315A可在定义多个叠层时，同时图案化。

半导体止于位线结构302B、303B、304B与305B，例如半导体线302、303、304与305。如所示，在阵列内，这些位线结构302B，303B，304B与305B电性连接至不同的位线，以连接到译码电路进而选择平面。这些位线结构302B、303B、304B与305B可在定义(defined)多个叠层时，同时图案化。

任一给定(given)的半导体线叠层耦接至位线结构312A、313A、314A与315A，或位线结构302B、303B、304B与305B两者之一，但非同时耦接至两者。半导体位线叠层具有从位线端点到源极线端点的方向性，或源极线端点到位线端点的方向性中，两个相反方向的其中之一方向。举例来说，半导体线叠层312、313、314与315有从位线端点到源极线端点的方向性，而半导体线叠层302、303、304与305有从源极线端点到位线端点 的方向性。

半导体线叠层312、313、314与315经由位线结构312A、313A、314A与315A止于一端点，而半导体线叠层312、313、314与315通过SSL栅极结构319，接地选择线(ground select line)GSL 326，然后325-1WL至325-N WL的字线，以及接地选择线GSL327，止于在另一端点的源极线328。半导体线叠层312、313、314与315并未接至(reach)位线结构302B、303B、304B与305B。

半导体线叠层302、303、304与305经由位线结构302B、303B、304B与305B止于一端点，而半导体线叠层302、303、304与305通过SSL栅极结构309，接地选择线GSL 327，然后325-N WL至325-1WL的字线，以及接地选择线GSL 326，止于在另一端点的源极线(被图中的其他部分所遮蔽)。半导体线叠层302、303、304与305并未接至位线结构312A、3103A、314A与315A。

存储器材料层沉积在界面区域中的交叉点(cross-points)，交叉点在半导体线312-315与302-305表面，及从325-1至325-N的多条字线之间。类似于字线，接地选择线GSL 326与GSL 327共形于多个叠层。

每一半导体线叠层，由位线结构止于一端，且由源极线止于另一端。例如，半导体线叠层312、313、314与315，止于位线结构312A、313A、314A与315A端，而另一端则止于源极线328端。在图1A的近端处，每另一半导体线叠层止于位线结构302B、303B、304B与305B端，每另一半导体线叠层止于不同的源极线。在图1A的远程处，每另一半导体线叠层止于位线结构312A、313A、314A与315A端，及每另一半导体线叠层止于不同的源极线。