[发明专利]沟道式栅极金属氧化物半导体场效晶体管及其制造方法

说明书

技术领域

本发明是有关于半导体技术领域，特别是一种沟道式栅极金属氧化物半导体场效晶体管(trench gate MOSFET)及其制造方法。

背景技术

沟道式栅极金属氧化物半导体场效晶体管被广泛地应用在电力开关(power switch)元件上，例如是电源供应器、整流器或低压马达控制器等等。一般而言，沟道式栅极金属氧化物半导体场效晶体管多采取垂直结构的设计，以提升元件密度。其利用芯片的背面作为漏极，而在芯片的正面制作多个晶体管的源极以与门极。由于多个晶体管的漏极是并联在一起的，因此其所耐受的电流大小可以相当大。

沟道式栅极金属氧化物半导体场效晶体管的导通电阻(Ron)与崩溃电压(Breakdown voltage，BV)通常存在2.4～2.5次方关系，亦即，Ron ∝(BV)^2.4～2.5。换言之，额定电压(rated voltage)越高，会造成芯片尺寸越大，导通电阻也随之增加。因此，在相同或更小芯片尺寸下，达到更高耐压，同时降低导通电阻，已成为设计沟道式栅极金属氧化物半导体场效晶体管的最大挑战。

发明内容

有鉴于此，本发明提供一种沟道式栅极金属氧化物半导体场效晶体管及其制造方法，可在相同或更小芯片尺寸下，制作出具有较高耐压及较低导通电阻的沟道式栅极金属氧化物半导体场效晶体管。

本发明提供一种沟道式栅极金属氧化物半导体场效晶体管，包括具有第一导电型的基底、具有第一导电型的外延层、第一绝缘层、第一导体层、第二导体层、第二绝缘层、第三绝缘层、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区以及具有第一导电型的源极区。外延层配置于基底上，外延层中具有第一沟道及第二沟道，第二沟道位于第一沟道下方，且第一沟道的宽度大于第二沟道的宽度。第一绝缘层配置于第二沟道中。第一导体层配置于第一沟道的下部。第二导体层配置于第一沟道的上部。第二绝缘层配置于第一导体层与外延层之间以及第一绝缘层与第一导体层之间。第三绝缘层配置于第二导体层与外延层之间，且第二绝缘层的厚度大于第三绝缘层的厚度。第一掺杂区配置于第一沟道底部的外延层中且环绕第二沟道的顶部。第二掺杂区配置于第二沟道底部的外延层中。源极区配置于外延层中且环绕第一沟道的顶部。

在本发明的一实施例中，上述沟道式栅极金属氧化物半导体场效晶体管更包括具有第二导电型的至少一第三掺杂区，其配置于第一掺杂区与第二掺杂区之间的外延层中且环绕第二沟道的侧壁。

本发明的一实施例中，上述第一掺杂区、第二掺杂区、第三掺杂区彼此分开。

本发明的一实施例中，上述第一导体层及第二导体层的材料各自包括掺杂多晶硅。

本发明的一实施例中，上述沟道式栅极金属氧化物半导体场效晶体管更包括具有第二导电型的第四掺杂区及具有第一导电型的第五掺杂区。第四掺杂区配置源极区下方的外延层中。第五掺杂区配置于第四掺杂区下方的外延层中。

本发明的一实施例中，上述沟道式栅极金属氧化物半导体场效晶体管更包括介电层及第三导体层。介电层配置于第二导体层及源极区上。第三导体层配置于介电层上并与源极区电性连接。

本发明的一实施例中，上述第三导体层的材料包括金属。

本发明的一实施例中，上述第三导体层通过至少一导体插塞与源极区电性连接，导体插塞穿过介电层及源极区并延伸至部分第四掺杂区中。

本发明的一实施例中，上述沟道式栅极金属氧化物半导体场效晶体管更包括具有第二导电型的第六掺杂区，其配置于导体插塞底部的第四掺杂区中。

本发明的一实施例中，上述第一导电型为N型，第二导电型为P型；或第一导电型为P型，第二导电型为N型。

本发明另提供一种沟道式栅极金属氧化物半导体场效晶体管的制造方法。于具有第一导电型的基底上形成具有第一导电型的外延层。于外延层中形成具有第一导电型的源极区。于外延层中形成第一沟道。于第一沟道底部的外延层中形成具有第二导电型的第一掺杂区。于第一沟道的侧壁形成间隙壁。以间隙壁为掩模，移除部分基底，以于第一沟道下方的外延层中形成第二沟道。于第二沟道底部的外延层中形成具有第二导电型的第二掺杂区。移除间隙壁。于第二沟道中填满第一绝缘层。于第一沟道的侧壁以及第一绝缘层的顶面上形成第二绝缘层。于第一沟道的下部填入第一导体层。使未被第一导体层覆盖的第二绝缘层变薄以形成第三绝缘层。于第一沟道的上部填入第二导体层。