[发明专利]源同步双倍数据速率接口的采样装置及其采样方法

说明书

技术领域

本发明涉及通信与电子技术领域，尤其涉及一种源同步双倍数据速率DDR接口的采样装置及其采样方法。

背景技术

随着芯片处理性能的提高，芯片外部物理接口的速率也相应随着提高，为了减少单板芯片间互连线，通常采用时钟双沿采样的接口。

DDR（Double Data Rate，双倍数据速率）技术，即在时钟的上升沿和下降沿都传送数据，能在保持时钟速率不变的情况下将数据传送速率提高一倍，因此，DDR接口广泛用于芯片之间的互连，例如：RGMII接口（Reduced MediaIndependant Interface，简化媒体独立接口），XGMII（10 Gigabit MediaIndependent Interface，10Gb媒体独立接口）接口等。

因而，在单板硬件设计中，芯片间互连，经常有不同类型物理接口对接的需求，这种情况下，需要在两个芯片间增加接口转换适配模块，实现不同类型物理接口的转换。一般这种场景下会采用可编程逻辑器件来实现接口的转换，如采用现场可编程门阵列（Field Programmable Gate Array，FPGA）芯片。

图1是现有的一种源同步DDR接口的采样装置的示意图，如图1所示，包括PLL（Phase Lock Loop，锁相环）/DLL（Delay Lock Loop，延迟锁相环）模块100、并行处理（Logic）模块200和时钟域转换（FIFO）模块300。接口信号包括一路随路时钟rx_clk，一组控制信号rxc[m:0]，一组数据信号rxd[n:0]。采用锁相环模块100对输入的随路时钟rx_clk进行移相，输出两路对随路时钟移相处理后的时钟，一路为随路时钟经90度移相后输出时钟rx_clk90，另一路为随路时钟经270度移相后输出时钟rx_clk270，这两路时钟分别用时钟上升沿对接口输入控制rxc[m:0]和数据信号rxd[n:0]进行采样。经过并行处理模块200的采样后得到和输入数据位宽相等的两组数据，将恢复出来的两组数据拼成写入时钟域转换FIFO模块300，时钟域转换FIFO模块300的读接口采用逻辑内部系统工作时钟，完成接口信号采样和时钟域转换处理步骤。

由于逻辑对每组该类型的物理接口进行数据采样处理时，都需要占用一个锁相环和全局（或局部）时钟布线资源，多个接口则需要占用多个PLL或DLL模块，然而，对于FPGA来说，PLL/DLL及全局/局部时钟资源是有限的（例如：altera S4 GX系列最大一款芯片EP4SGX530，PLL资源只有12个），需要优化使用，无法满足数量较多的情况。而且，经过锁相环模块100输出延迟90度和270度的时钟相位只是一种理论值，由于时钟线的布局时延不确定性，这个相位并不一定是最合适的采样相位点，无法根据实际布局进行调整。

发明内容

有鉴于此，本发明的目的是提供一种源同步双倍数据速率DDR接口的采样装置及其采样方法，不占用FPGA上有限的锁相环模块，可以根据实际布局灵活地调整时钟信号的延时。

为实现上述目的，本发明第一方面提供了一种源同步双倍数据速率DDR接口的采样装置，所述源同步DDR接口的采样装置包括：IDELAY延时模块、ISERDES串并转换模块、并行处理模块和时钟域切换模块；

所述IDELAY延时模块，用于对输入的时钟信号进行延时，输出满足时序要求的时钟信号给所述ISERDES串并转换模块；

所述ISERDES串并转换模块，用于根据所述IDELAY延时模块输出的时钟信号，对输入的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号给所述并行处理模块；

所述并行处理模块，用于根据所述ISERDES串并转换模块输出的控制信号，识别所述数据信号中的有效数据，将所述有效数据的输出时序转换成写接口时序，并将所述有效数据和写接口时序发送给所述时钟域切换模块；

所述时钟域切换模块，用于根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序输出所述有效数据。

结合第一方面，在第一方面的第一种可能的实施方式中，所述采样装置还包括：与所述数据信号或控制信号的数量相等数量的IDELAY延时模块，用于对所述数据信号或控制信号分别进行延时，输出满足时序要求的数据信号或控制信号给所述ISERDES串并转换模块。

结合第一方面或第一方面的第一种可能的实施方式，在第一方面的第二种可能的实施方式中，所述满足时序要求包括：