[发明专利]一种通孔或接触孔的形成方法

说明书

技术领域

本发明属于半导体制造技术领域，具体涉及一种通孔或接触孔的形成方法。

背景技术

在采用干法刻蚀制作连接金属结构与电介质的通孔或者连接金属结构与金属结构的接触孔的过程中，为了减少等离子体刻蚀对金属结构的影响，并且保证电介质材料刻蚀的均匀性，通常在金属结构之上形成一层刻蚀阻挡层（etch stop layer）以在等离子体刻蚀过程中保护金属结构（参见图1所示），其中图1中的结构包括：光刻胶101、第一电介质层102、刻蚀阻挡层103、第二电介质层104以及位于第二电介质层104内部的金属结构105。位于金属结构之上的刻蚀阻挡层103通常选用相对被刻蚀去除的介质层（如第一电介质层102）所用材料的刻蚀速率选择比高的电介质材料（如SiN、掺杂碳的SiN或者SiC等），以使对第一电介质层102有足够的过刻蚀（overetch）以保证第一电介质层102能够完全打开，穿透第一电介质层102和刻蚀阻挡层103并形成与金属结构相连的通孔或接触孔，如图2和3所示。

但是，传统的形成通孔或接触孔的刻蚀方法有如下缺点：一方面，传统的刻蚀方法在刻蚀阻挡层刻蚀过程中易发生底切（undercut），即通孔或接触孔的底部的宽度大于金属结构的宽度，过多地去掉了刻蚀阻挡层（如图3所示的A区域）；另一方面，传统的刻蚀方法由于有较高的自偏压，通常会导致金属结构（如Cu或Al）在干法刻蚀过程中产生溅射，造成等离子体诱导损伤（plasmainduced damage，PID）。因此，传统的刻蚀工艺在金属暴露于等离子体之后，等离子体中的活性自由基会造成金属表面的改性，而正离子的物理轰击作用会引起金属的溅射，因此会影响半导体结构的电性能。

发明内容

为解决现有技术中由于通孔或接触孔采用传统方法制作的半导体结构的电性能不高的问题，本发明实施例提供一种通孔或接触孔的形成方法，所述方法包括：

刻蚀第一电介质层；

刻蚀位于所述第一电介质层下方的刻蚀阻挡层，以暴露出位于所述刻蚀阻挡层下方的第二电介质层中的金属结构；

其特征在于，所述刻蚀位于所述第一电介质层下方的刻蚀阻挡层包括：重复执行第一刻蚀过程；其中，所述第一刻蚀过程由下述步骤（a）和（b）组成：

（a）在第一时间段内，向反应腔室内施加高射频功率，以对所述刻蚀阻挡层进行干法刻蚀；

（b）在第二时间段内，向反应腔室内施加低射频功率，以淀积聚合物用以保护所述通孔或接触孔的侧壁。

优选地，所述刻蚀第一电介质层包括重复执行第二刻蚀过程；其中，所述第二刻蚀过程由下述步骤（c）和（d）组成：

（c）在第三时间段内，向反应腔室内施加高射频功率，以对所述第一电介质层进行干法刻蚀；

（d）在第四时间段内，向反应腔室内施加低射频功率，以淀积聚合物用以保护所述通孔或接触孔的侧壁。

优选地，一所述第一时间段和一所述第二时间段构成一第一脉冲周期，第一脉冲频率为10KHz-500KHz；和/或，

一所述第三时间段和一所述第四时间段构成一第二脉冲周期，第二脉冲频率为10KHz-500KHz。

优选地，所述刻蚀位于所述第一电介质层下方的刻蚀阻挡层时，第一占空比在10%~90%之间；其中所述第一占空比为在一个所述第一刻蚀过程内所述第一时间段与所述第一时间段和所述第二时间段之和的比值。

优选地，所述刻蚀位于所述第一电介质层下方的刻蚀阻挡层采用等离子体射频源功率和等离子体射频偏置功率完成；其中，在不同的所述第一刻蚀过程中，所述第一时间段和所述第二时间段均保持不变、且所述第一占空比在40%~90%之间。

优选地，所述刻蚀位于所述第一电介质层下方的刻蚀阻挡层采用等离子体射频源功率和等离子体射频偏置功率完成；其中，在所述刻蚀位于所述第一电介质层下方的刻蚀阻挡层的过程中，所述第一占空比逐渐减小。

优选地，所述刻蚀位于所述第一电介质层下方的刻蚀阻挡层采用等离子体射频源功率完成；其中，在不同的所述第一刻蚀过程中，所述第一时间段和所述第二时间段均保持不变、且所述第一占空比在50%~90%之间。

优选地，所述刻蚀位于所述第一电介质层下方的刻蚀阻挡层采用等离子体射频源功率完成；其中，在所述刻蚀位于所述第一电介质层下方的刻蚀阻挡层的过程中，所述第一占空比逐渐减小。

优选地，所述刻蚀第一电介质层时，第二占空比在10%~90%之间；其中所述第二占空比为在一个所述第二刻蚀过程内所述第三时间段与所述第三时间段和所述第四时间段之和的比值。