[发明专利]用于双图案化兼容标准单元设计的缝合和修整方法

说明书

本申请要求于2011年12月30日提交的美国临时专利申请No.61/581,671的利益，其全部内容明确地结合于此作为参考。

技术领域

本发明总的来说涉及半导体制造，更具体地，涉及电子设计自动化工具和方法。

背景技术

在半导体制造工艺中，光刻胶图案的分辨率在约45纳米(nm)半间距处开始模糊。为了继续使用被购买用于较大技术节点的制造装置，开发了双重曝光方法。

双重曝光涉及使用连续的两个不同掩模在单层衬底上形成图案。结果，结合图案中的最小线间隔可以减小，而保持良好分辨率。一种形式的双重曝光被称为双图案化技术(DPT)。DPT是类似于用于在图论中进行布局分离的两种着色问题的布局分离方法。布局多边形和临界间隔分别类似于图形的顶点和边缘。与边缘连接的两个邻近顶点应该分配不同颜色。在双图案化中，分配两种“颜色类型”。该层上的每个图案都被分配第一或第二“颜色”；第一颜色的图案通过第一掩模形成，并且第二颜色的图案通过第二掩模形成。只有当不包含奇数周期和循环时，图形通常被认为是2-色的。虽然DPT具有优点，但是其在计算上密集。

最终集成电路(IC)布局可以由多个较小单元布局制成。这些单元可以从元件库重新获得并且可以是与在多个掩模之间分布的图案兼容的DPT。当多个单元被结合时，可以以不产生双图案化可分解布局的方式结合单元。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：接收在集成电路(“IC”)布局中包括的多个电路元件的标识；提供通过表示具有多个图案的多个单元布局的数据编码的永久机器可读存储介质，所述图案包括电源总线图案(“Vdd”)和接地总线图案(“Vss”)，其中，所述单元布局可通过双图案化分解并且包括偶数路径单元和奇数路径单元；将所述单元布局的至少两个实例布置在所述IC布局中的相应邻近位置处，使得至少一个偶数路径单元邻接至少一个奇数路径单元；以及将所述IC布局输出到机器可读存储介质，其中，由用于控制制造用于使用双图案化技术图案化半导体衬底的多个掩模的工艺的系统来读取所述机器可读存储介质。

在该方法中，所述偶数路径单元中的Vdd和Vss之间的每条路径都在以小于通过单个光掩模进行图案化的最小分离距离的距离分离的图案之间提供偶数个间隔，并且所述奇数路径单元中的Vdd和Vss之间的每条路径都在以小于通过单个光掩模进行图案化的最小分离距离的距离分离的图案之间提供奇数个间隔。

在该方法中，在所述IC布局中，至少一个偶数路径单元垂直邻接至少一个奇数路径单元。

在该方法中，邻接的偶数路径单元和奇数路径单元共用公共图案，所述公共图案包括所述Vdd总线和所述Vss总线中的至少一个。

该方法进一步包括：将所述公共图案分配给第一掩模和第二掩模，所述公共图案具有接缝区，在所述接缝区中，分配给所述第一掩模的一部分公共图案与分配给所述第二掩模的一部分公共图案重叠。

在该方法中，布置步骤包括：水平地布置第一奇数路径单元和第二奇数路径单元的实例以相互邻接，所述第一奇数路径单元和所述第二奇数路径单元的布局在所述第一奇数路径单元和所述第二奇数路径单元相互邻接的对应的第一单元的第一角部和第二单元的第二角部附近的电源线或地线中具有对应接缝，所述方法进一步包括：从所述第一单元和所述第二单元中的每一个中去除所述对应接缝，使得所述第一角部和所述第二角部中的所述电源线或所述地线将形成在相互相同的光掩模中。

在该方法中，所述第一奇数路径单元具有与所述第一角部相对的第三角部，并且所述第二奇数路径单元具有与所述第二角部相对的第四角部，所述第一奇数路径单元的电源线或地线在去除步骤之前和之后具有接近所述第三角部的接缝，并且所述第二奇数路径单元的电源线或地线在去除步骤之前和之后具有接近所述第四角部的接缝。

在该方法中，邻接的偶数路径单元和奇数路径单元共用包括电源总线和接地总线中的至少一条的公共图案，所述方法进一步包括：提供分配给第一掩模的公共图案的重叠部分与分配给第二掩模的公共图案的重叠部分重叠的接缝区，并且所述第一掩模的所述重叠部分仅部分跨过所述公共图案的宽度延伸。

在该方法中，所述IC布局包括水平邻接至少一个奇数路径单元的至少一个偶数路径单元，所述方法进一步包括将邻接单元的Vdd总线和Vss总线中的至少一条分配给第一掩模和第二掩模，所述Vdd总线和所述Vss总线中的至少一条具有分配给所述第一掩模的一部分图案与分配给所述第二掩模的一部分图案重叠的接缝区。