[发明专利]一种可兼容DDR2和DDR3的OCD模块

说明书

技术领域

本发明属于芯片设计领域，涉及一种可兼容DDR2和DDR3的OCD模块。

背景技术

DRAM的OCD是DRAM芯片与外界通信的输出接口模块，DDR3DRAM与DDR2DRAM的输出接口特性差别大，通常DDR3DRAM的OCD线性度，工作频率都比DDR2DRAM高。

参见图1是现有传统的DDR3OCD模块，由DDR3驱动配置单元、DDR3校准单元以及8个并联的驱动单元(编号1~8)；

8个驱动单元完全一样，它们决定OCD的最终输出电阻。8个驱动单元的输入数据信号都连到data_in，输出数据信号都连到data_out；输入数据(data_in)为高电平时OCD输出(data_out)也为高电平，data_in为低电平时，data_out也为低电平；8个驱动单元驱动电阻都由驱动电阻设置信号strength<5:0>决定；8个驱动单元的选择分别由sel<1>,sel<2>…sel<8>控制；当sel<n>为高电平时，表示第n个驱动单元工作，当sel<n>为低电平时，表示第n个驱动单元关闭；

参见图2，sel<8:1>由DDR3配置单元产生；DDR3配置单元可以设置一共有多少个驱动模块工作；标准的DDR3DRAM必须提供2种配置，由控制信号mode_34控制，当mode_34为低电平(0)时，输出阻抗为40欧姆；mode_34为高电平(1)时，输出阻抗为34.3欧姆；

校准单元设置每一个驱动单元的输出电阻，它通过产生信号strength<5:0>来保证在任何电压、温度以及工艺偏差的情况下，每一个驱动单元的输出电阻都是RZQ(通常是240欧姆)；

参见图3，现有传统的DDR2OCD模块只有一个驱动单元，它决定OCD的最终输出电阻；驱动单元的输入数据信号连到data_in，输出数据信号连到data_out；输入数据(data_in)为高电平时OCD输出(data_out)也为高电平，data_in为低电平时，data_out也为低电平；驱动单元驱动电阻都由驱动电阻设置信号strength_d<5:0>决定；

参见图4，标准的DDR2OCD必须提供全驱动和半驱动模式，配置单元通过对控制信号strength<5:0>重新编码产生strenghth_d<5:0>而实现全驱动和半驱动的设置；当模式设置信号mode_half为低电平(0)时，OCD设置为全驱动模式，输出电阻为20欧姆左右；当mode_half为高电平(1)时，OCD设置为半驱动模式，输出电阻为40欧姆左右；

校准单元设置驱动单元的输出电阻，它通过产生信号strength<5:0>来保证在任何电压、温度以及工艺偏差的情况下，驱动单元的输出电阻为20欧姆（全驱动模式）或40欧姆（半驱动模式）；

目前市场上相同容量的DDR2的价格经常比DDR3DRAM高很多，所以急需设计一种能兼容DDR2和DDR3DRAM就显得相当有市场价值。

发明内容

为了解决背景技术中存在的技术问题，本发明提供了一种可兼容DDR2和DDR3的OCD模块；当DDR2DRAM价格高于DDR3DRAM的价格时，通过简单的设置，可以把DDR3的OCD切换为DDR2的OCD；

本发明的技术解决方案是：

本发明提供一种可兼容DDR2和DDR3的OCD模块，包括：DDR3配置单元、DDR3校准单元以及多个并联的驱动单元，其特殊之处在于：还包括DDR2配置单元、DDR2校准单元以及二选一单元；所诉二选一单元包括配置二选一单元和校准二选一单元；所述DDR2配置单元与DDR3配置单元分别与配置二选一单元连接；所述DDR2校准单元与DDR3校准单元分别与校准二选一单元连接；所述配置二选一单元和校准二选一单元分别与多个并联的驱动单元连接；

上述配置二选一单元和校准二选一单元均是与非门电路；

本发明的优点：

1、本发明与现有相关DDR3DRAM输出模块技术兼容性好，而且切换成DDR2DRAM输出模块简单；

2、价格相比市场上相同容量的DDR2和DDR3DRAM便宜很多；

附图说明

图1是现有传统的DDR3OCD模块；

图2是现有传统的DDR3OCD的配置单元表；

图3是现有传统的DDR2OCD模块；

图4是现有传统的DDR2OCD的配置单元表；