[发明专利]一种RSA加速器

说明书

技术领域

本发明涉及公钥加密领域，特别是一种RSA加速器。

背景技术

RSA公钥 加密算法 是1977年由Ron Rivest、Adi Shamirh和LenAdleman在（美国麻省理工学院）开发的。RSA取名来自开发他们三者的名字。RSA是目前最有影响力的公钥 加密算法 ，它能够抵抗到目前为止已知的所有密码攻击，已被ISO推荐为公钥数据加密标准 。RSA算法基于一个十分简单的数论事实：将两个大素数相乘十分容易，但那时想要对其乘积进行因式分解却极其困难，因此可以将乘积公开作为加密密钥。

RSA是一种非对称加密标准，其安全性来自于对极大整数做因式分解的困难性，其加密强度依赖于密钥长度，即密钥长度越大，破解的难度就越高。目前普遍采用的密钥长度为1024位，可以抵抗一般强度的破解，但是随着计算机技术的快速发展，例如分布式计算和量子计算等技术，使得1024位的密钥可以在更短的时间内被破解。为了提高RSA加密的安全强度，必须采用更大的密钥长度，例如1536位或者2048位的密钥。但是采用更大的密钥长度后，将导致加解密速度降低，一般来说，采用2048位密钥的加解密速度比采用1024位密钥慢6倍左右，例如，一次1024位的加密耗时5毫秒，则2048位的加密则需耗时30毫秒左右，严重影响到应用的效率。

另一方面，芯片破解技术的发展，对应用于信息安全领域的芯片造成了极大的威胁。物理攻击属于传统的芯片破解技术，即破坏掉芯片的封装，并利用探针或显微镜获取芯片内部的关键信息。近年来出现的功耗分析技术，不需要破坏芯片，只是通过测量芯片电源引脚上泄露的功耗信息，将其采样成为若干条功耗轨迹曲线，再通过某些算法来分析芯片采用的信息安全算法以及密钥。目前国内外很多科研机构与芯片设计公司展开了对功耗分析技术的研究，利用最先进的功耗分析技术，可以在几秒内破解算法密钥。所以在设计信息安全领域的芯片时，必须考虑增加一些抵抗破解技术的措施，以提高芯片的安全性。

为了提高RSA算法的处理速度，目前的做法是以协处理器的形式增设一个RSA加速器，即在主CPU以外，增加一个专用的处理器以执行指令的方式处理RSA算法，如图1所示。现有的RSA加速器包括接受来自主CPU的指令和数据的指令存储器，接受来自主CPU的对加速器的配置和命令的控制/状态寄存器，接受对指令进行译码并执行指令和命令的指令译码及执行单元，数据存储器和算术逻辑单元；指令存储器和控制/状态寄存器通过系统总线与主CPU连接，指令存储器和控制/状态寄存器分别通过控制信号线与指令译码及执行单元连接，指令译码及执行机构通过控制线与数据存储器和算术逻辑单元分别连接，数据存储器通过控制线和数据线与系统总线连接，数据存储器与算术逻辑单元通过数据线连接。

这种RSA加速器的缺点在于：1）、虽然RSA加速器以协处理器的形式减轻了主CPU的资源消耗，但是RSA加速器内部依然是通过执行指令的方式来处理RSA算法，而指令都是顺序单条执行的，难以将算法中的操作步骤并行化执行，导致处理RSA算法的速度难以提高。

2）、在处理RSA算法的过程中，由于每个时钟周期只能执行一条指令，例如分支或运算等指令，与该指令相关的功耗变化会明显地出现在芯片的电源引脚上，这种功耗信息很容易被攻击者利用，并采用功耗分析技术破解密钥。

发明内容

为了克服现有的RSA加速器无法提高RSA算法的运算速度，且执行指令时的功耗变化容易被利用而降低密钥的安全性的缺点，本发明提供了一种能够提高RSA算法的运算速度，且安全性好的RSA加速器。

一种RSA加速器，包括控制/状态寄存器，数据存储器和算术逻辑单元，控制/状态寄存器通过控制线与系统总线连接，芯片主CPU通过系统总线向控制/状态寄存器写入配置参数，数据存储器通过控制线和数据线与系统总线连接，算术逻辑单元通过数据线与数据存储器连接； 

其特征在于：所述的RSA加速器还包括发出模幂运算指令或者大数除法运算指令的复杂功能控制模块和发出运算指令或者预处理指令的基本功能控制模块；

控制/状态寄存器分别通过控制线与复杂功能控制模块及基本功能控制模块连接，复杂功能控制模块通过控制信号线与基本功能控制模块连接，基本功能控制模块通过控制线分别与算术逻辑单元、数据存储器连接；